您现在的位置是：虫虫下载站 > 资源下载 > VHDL/FPGA/Verilog

VHDL/FPGA/Verilog 8194个

FPGA设计的USB1.1IP Core

标签: FPGA Core 1.1 USB 发布者:yong_715上传时间:2017-01-22
基于VHDL的串口通信基于VHDL的串口通信

标签: VHDL 串口通信发布者:red2years上传时间:2017-01-22
VHDL数字钟设计程序设计要求基本要求： 1、24小时计数显示； 2、具有校时功能（时

标签: VHDL 数字钟设计程序校时发布者:shanyeshuren上传时间:2017-01-21
最重要的是七个从简单到复杂的实验

标签: 实验发布者:balefu123上传时间:2017-01-21
vhdl编程实现移位寄存器。左移和右移

标签: vhdl 编程移位寄存器发布者:machao844655上传时间:2017-01-21
vhdl编程实现移位寄存器。左移和右移

标签: vhdl 编程移位寄存器发布者:Erlin上传时间:2017-01-21
vhdl编程实现移位寄存器左移动和右移动

标签: vhdl 移动编程移位寄存器发布者:as7512158上传时间:2017-01-21
vhdl编程的

标签: vhdl 编程发布者:wuqunzhen上传时间:2017-01-21
USB v1.1 RTL and design specification

标签: specification design USB 1.1 发布者:wait2010上传时间:2017-01-21
这是二十四进制计数器的源程序

标签: 四进制计数器源程序发布者:hahuhuhuhu上传时间:2017-01-20
这是消除毛刺十进制计数器的源程序

标签: 毛刺十进制计数器源程序发布者:mtzhy2上传时间:2017-01-20
信号处理FPGA实现参考,IEEE transaction 的一篇文章。主要针对信号处理中加窗、FFT、VSLI快速实现中误差地等问题。

标签: transaction FPGA IEEE VSLI 发布者:xulei147上传时间:2017-01-20
基于FPGA的USB2.0的实现方法

标签: FPGA 2.0 USB 实现方法发布者:gjinli88上传时间:2017-01-20
这是我在ISP编程实验中独立编写的一个采用行为描述方式实现的分频器

标签: ISP 编程实验独立方式发布者:chen41896上传时间:2017-01-19
这是我在ISP编程实验中独立编写的采用结构化描述的四位全加器

标签: ISP 编程实验独立全加器发布者:qingriwanxia上传时间:2017-01-19
这是我在ISP编程实验中独立编写的采用结构化描述的一个七人表决器

标签: ISP 编程实验独立编写发布者:wylyyzjz上传时间:2017-01-19
基于VHDL编写的SDR-SDRAM控制器的编程

标签: SDR-SDRAM VHDL 编写控制器发布者:fengkuangyidao上传时间:2017-01-19
基于VHDL编写的DDR-SDRAM控制器的编程

标签: DDR-SDRAM VHDL 编写控制器发布者:maryyxl上传时间:2017-01-19
xilinx3s400开发板厂家光盘源码。按键防抖动

标签: xilinx3 xilinx s400 400 发布者:liubixing上传时间:2017-01-19
这是用VHDL语言编写的3-8编码器

标签: VHDL 语言编写编码器发布者:alsczhang上传时间:2017-01-19
DE2-SRAM-IP-CORE 需要开发ip core的朋友可以参考哦 ~

标签: SRAM-IP-CORE core DE 发布者:l2335800上传时间:2017-01-19
OFDM系统中FFT的Verilog HDL 语言实现。

标签: Verilog OFDM FFT HDL 发布者:captainjn上传时间:2017-01-18
键盘扫描代码

标签: 键盘扫描代码发布者:cjf0426上传时间:2017-01-18
用VHDL编写的计算器：能实现简单的加减乘除四则运算

标签: VHDL 编写减四则运算发布者:hard上传时间:2017-01-18
对外部输入的高频脉冲信号进行分频

标签: 输入脉冲信号分频高频发布者:dojoy上传时间:2017-01-17
通用的基于状态机的VHDL按键及信号去抖动模块

标签: VHDL 状态按键信号发布者:andyandnancy上传时间:2017-01-17
基于Xilinx Vertex2的可综合的2048x10位的读写可控制FIFO模块源代码

标签: Vertex2 2048x10 Xilinx FIFO 发布者:zhuying0000上传时间:2017-01-17
基于VHDL的10位定点数转浮点数模块源代码

标签: VHDL 定点浮点数模块发布者:faye3000上传时间:2017-01-17
基于Verilog的完整SDRAM控制器时序代码

标签: Verilog SDRAM 控制器代码发布者:dojoy上传时间:2017-01-17
驱动时钟加入了PLL,使得DDS的驱动时钟可变.32位的NCO使得DDS的分辨率可以做到Hz量级

标签: DDS PLL NCO 驱动发布者:setixp上传时间:2017-01-16