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VHDL/FPGA/Verilog 8194个

赋值语句有两种

标签: 发布者:rentianchou上传时间:2017-01-29
关于VHDL的关于DSP的 emif

标签: VHDL emif DSP 发布者:li444255上传时间:2017-01-29
32位 2选1 选择器 VHDL语言程序

标签: VHDL 选择器语言程序发布者:makai1630上传时间:2017-01-29
Verilog HDL程序 Verilog HDL程序

标签: Verilog HDL 程序发布者:thor上传时间:2017-01-29
UART串行通讯FPGA实现

标签: UART FPGA 串行通讯发布者:multicolor上传时间:2017-01-28
用VHDL编写的计算器：能实现简单的加减乘除四则运算

标签: VHDL 编写减四则运算发布者:shicg666666上传时间:2017-01-28
xilinx 开发板ML506 示例代码集合。

标签: xilinx 506 ML 开发板发布者:focuslocus上传时间:2017-01-28
控制两组,每组三个电梯的verilog实现

标签: verilog 控制电梯发布者:reed2453上传时间:2017-01-28
I2C core,经过验证可以在SOPC上运行的IP核

标签: core SOPC I2C IP核发布者:proudrock上传时间:2017-01-27
抢答器的实现

标签: 抢答器发布者:A15117704533上传时间:2017-01-27
FPGA方面的学习资料

标签: FPGA 方面发布者:d_zhihua上传时间:2017-01-26
FPGA上实现以太网用VHDL实现

标签: FPGA VHDL 以太网发布者:snowpilce上传时间:2017-01-26
此程序实现的是任意进制的分频进制的输入是任意选择的

标签: 进制程序分频输入发布者:youwei15上传时间:2017-01-25
VHDL：用状态机的方法实现一个8位乘法器

标签: VHDL 8位状态乘法器发布者:xiaoexiao上传时间:2017-01-25
VHDL语言设计的数字钟具有时分秒三段显示

标签: VHDL 语言数字时分发布者:cal04上传时间:2017-01-25
完成一个加速器设计

标签: 加速器发布者:Mrsliu上传时间:2017-01-25
modelsim 使用教程,verilog或vhdl仿真

标签: modelsim verilog vhdl 使用教程发布者:princessmeng上传时间:2017-01-24
how to write testbench,use vhdl

标签: testbench write vhdl how 发布者:yangjiuhe上传时间:2017-01-24
RS(204,188)译码器的设计异步FIFO设计伪随即序列应用设计 CORDIC数字计算机的设计 CIC的设计除法器的设计加罗华域的乘法器设计

标签: CORDIC FIFO 204 188 发布者:apsdn上传时间:2017-01-24
ASIC/FPGA验证经典资料

标签: ASIC FPGA 发布者:arnoldzhw上传时间:2017-01-24
高速FPGA的PCB设计指导.WORD文档格式

标签: FPGA WORD PCB 设计指导发布者:god_dog上传时间:2017-01-24
2选1多路选择器的VHDL完整描述

标签: VHDL 多路选择器发布者:taiyubao上传时间:2017-01-24
状态机的基础,实现状态之间的转换,四个状态在不同情况的转换功能

标签: 状态转换发布者:bling上传时间:2017-01-23
利用CASE语句的3-8译码器,3个为数据输入,3个为控制端,分别为S1,S2,S3,输出数据为八位

标签: CASE 译码器数据控制发布者:sunny_02上传时间:2017-01-23
使用verilog完成了RS编码的设计

标签: verilog RS编码发布者:scorpioll上传时间:2017-01-23
使用verilog语言完成了基于cordic算法求反正切的计算

标签: verilog cordic 语言算法发布者:ybsscauc上传时间:2017-01-23
modelsim 的使用具体方法与步骤以及与Quartus联合仿真

标签: modelsim Quartus 联合仿真发布者:guigui2008q上传时间:2017-01-23
quartus 与 MATLAB 联合仿真

标签: quartus MATLAB 联合仿真发布者:qinghuatong上传时间:2017-01-23
VHDL语法的支持范围是不一样的

标签: VHDL 发布者:maizhongyun上传时间:2017-01-23
本程序包含：EEPROM的功能模型(eeprom.v)、读/写EEPROM的verilog HDL 行为模块（eeprom_wr.v）、信号产生模块（signal.v）和顶层模块(top.v)

标签: EEPROM eeprom_wr verilog eeprom 发布者:KuFly上传时间:2017-01-22