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VHDL/FPGA/Verilog 8194个

RAM

标签: RAM 发布者:xiaochonghan上传时间:2016-01-27
CPLD的例子程序1,EPM7128芯片,ISA总线

标签: CPLD 7128 EPM ISA 发布者:mujinhua2010上传时间:2016-01-26
VERILOG实现多时钟,可以应用于流水线.输入CLK,输出CLK1,CLK2,CLK3

标签: CLK VERILOG 多时钟应用于发布者:l2335800上传时间:2016-01-26
：首先介绍了DS--UWB系统的的发射与接收模型

标签: UWB DS 发射与接收发布者:GUAIGUAICHENGTI上传时间:2016-01-25
pcm 接口的源代码

标签: pcm 接口源代码发布者:kzdai22上传时间:2016-01-25
VerilogHDL例程

标签: VerilogHDL 发布者:liu2237329上传时间:2016-01-24
这是一个键盘防抖动的C程序。该防抖动程序采用计数器型

标签: 防抖键盘 C程序程序发布者:focuslocus上传时间:2016-01-24
这是关于MODELSIM58的东西,大家感兴趣的话可以下载.原文的名字是MODELSIM中文教程,可惜又不支持中文名字.

标签: MODELSIM 58 家发布者:yangjiuhe上传时间:2016-01-23
这是关于VHDL编程仿真的东西,大家感兴趣的话可以下载.原文并不是这个名字,里边有三个文件.

标签: VHDL 编程仿真发布者:wuseyue上传时间:2016-01-23
一维DCT变换的verilog源码

标签: verilog DCT 变换源码发布者:wanjunsheng上传时间:2016-01-22
这个是华清远见高级班培训的实验代码

标签: 实验代码发布者:princessmeng上传时间:2016-01-22
这个是华清远见高级班培训的实验代码

标签: 实验代码发布者:wuqiweipp上传时间:2016-01-22
这个是华清远见高级班培训的实验代码(vhdl)

标签: vhdl 实验代码发布者:heyuyutu上传时间:2016-01-22
使用FPGA設計WiMax接收機之OFDM同步硬體電路(內附VHDL code)

标签: WiMax FPGA OFDM VHDL 发布者:ll122644144上传时间:2016-01-22
jpeg格式到bmp格式的硬件实现

标签: jpeg bmp 硬件实现发布者:rain0413上传时间:2016-01-21
verilog 实现的hamming码生成

标签: verilog hamming 发布者:wg204wg上传时间:2016-01-21
一个verilog实现的crc校验

标签: verilog crc 发布者:wyly上传时间:2016-01-21
fp_add_sub,resource using maxplusII ,more details see the source

标签: fp_add_sub maxplusII resource details 发布者:sunqingyan上传时间:2016-01-21
现代逻辑设计 Verilog　语言

标签: Verilog 逻辑设计语言发布者:wugu0上传时间:2016-01-20
多个verilog语言的例子

标签: verilog 语言发布者:cy_jing上传时间:2016-01-20
使用native图形引擎的数据结构和fb(Framebuffer)的驱动程序

标签: Framebuffer native fb 图形发布者:xhaibo上传时间:2016-01-20
FPGA使用I2C总线

标签: FPGA I2C 总线发布者:pc1667pc1667上传时间:2016-01-19
采样时钟程序:在波特率为9600的采样时钟程序-multifrequency program. The baud rate for the 9600 multifrequency program

标签: multifrequency program 9600 baud 发布者:zhiver上传时间:2016-01-19
verilog HDL综合实验源代码

标签: verilog HDL 实验源代码发布者:balefu123上传时间:2016-01-19
verilog HDL 接口试验源代码

标签: verilog HDL 接口源代码发布者:wugu0上传时间:2016-01-19
verilog HDL 基础实验源码

标签: verilog HDL 基础实验源码发布者:liuhong22008上传时间:2016-01-19
cordic的ip核

标签: cordic 发布者:whyzhao上传时间:2016-01-18
JPEG的硬體設計採用的是VHDL設計,有源碼

标签: JPEG VHDL 有源发布者:zbcs1025上传时间:2016-01-18
將VHDL設計轉換成Verilog設計的程式

标签: Verilog VHDL 程式发布者:judydance上传时间:2016-01-18
將Verilog設計轉成VHDL設計的程式

标签: Verilog VHDL 程式发布者:yeshuqin上传时间:2016-01-18