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VHDL/FPGA/Verilog 8194个

一款多用电子时钟设计源程序本源程序系`一款多用电子钟芯片源程序,可有3开3关定时,且有受双限触发的定时口该程序硬件系采用PIC16C55芯片LP振荡方式外接32768Hz晶振

标签: 32768 源程序 PIC 16C 发布者:LOOK1980上传时间:2016-03-17
可自由配置的通用计数器

标签: 通用计数器发布者:q459753722上传时间:2016-03-17
VHDL硬件描述语言与数字逻辑电路设计——学习FPGA/CPLD时可参考

标签: VHDL FPGA CPLD 硬件描述语言发布者:richard_li_li上传时间:2016-03-16
vhdl实现的自动售货机实现了售货

标签: vhdl 自动售货机发布者:sun337146987上传时间:2016-03-16
开发环境ise6+

标签: ise 开发环境发布者:Rebecca_SYF上传时间:2016-03-15
EDA课程设计

标签: EDA 发布者:a369100057上传时间:2016-03-15
verilog原理与应用作者：Michael D. Ciletti

标签: D. verilog Michael Ciletti 发布者:mtzhy2上传时间:2016-03-14
i2c slave,这个是I2CBUS接收端的源代码

标签: I2CBUS slave i2c 接收端发布者:wait2010上传时间:2016-03-14
ARM7系统IP核的VHDL语言源代码

标签: ARM7 VHDL IP核发布者:hxyw上传时间:2016-03-14
6端口寄存器IP内核VHDL源代码

标签: VHDL 端口寄存器 IP内核发布者:xinlanwj1226上传时间:2016-03-14
Altera epm240 的ufm调用。

标签: Altera 240 epm ufm 发布者:sbukhpak上传时间:2016-03-14
１．设计目的（１）设计交通灯控制器；（２）学习状态机的设计方法；（３）学习原理图、状态机等多种的设计方法进行混合设计；（４）熟练掌握器件设计输入、编译、仿真和编程的过程。２．设计内

标签: 状态设计方法交通灯控制器原理图发布者:ddddong上传时间:2016-03-13
利用等精度测量原理

标签: 等精度测量原理发布者:gbefg152上传时间:2016-03-13
基于vhdl的6进制计数器模块

标签: vhdl 进制计数器模块发布者:WUYUEASDF上传时间:2016-03-12
VerilogHDL设计的具有传感器探测主、支路车流量以控制灯延时的交通灯

标签: VerilogHDL 传感器交通灯探测发布者:gjq2000上传时间:2016-03-12
源代码不同软件对VHDL语法的支持范围是不一样的,以下程序中的某些语句可能不能运行在所有的软件平台之上,因此程序可能要作一些修改,同时务必注意阅读程序中的注释。

标签: VHDL 程序源代码修改发布者:toctory上传时间:2016-03-10
VHDL硬件描述语言与数字逻辑电路设计

标签: VHDL 硬件描述语言数字逻辑电路设计发布者:rain0413上传时间:2016-03-10
基于FPGA的多功能数字钟Verilog设计2007-06-17 21:06基本功能： 1．具有时、分、秒计数显示功能（6位数码管构成）

标签: Verilog FPGA 2007 06 发布者:magicchange上传时间:2016-03-10
DE2板上的hello程序,实现在8个七段译码器上循环显示hello

标签: hello DE2 程序循环显示发布者:zln12345上传时间:2016-03-10
采用vhdl语言编写的自动售货机程序。如有需要的可以下载参考

标签: vhdl 语言编写程序发布者:choatehou4上传时间:2016-03-08
fpga中pll时钟实现的源代码

标签: fpga pll 时钟源代码发布者:zm250063191上传时间:2016-03-08
SPI(serial port interface)的Verilog/VHDL源代碼

标签: interface Verilog serial port 发布者:kuoiai上传时间:2016-03-07
自编自写的ＶＨＤＬ代码

标签: 代码发布者:lixuecheng上传时间:2016-03-06
包含了电子时钟的主要功能,输入CLK为1KHZ,输出为动态扫描8段CLD显示.有闹铃,正点报时,时间调整.调整时能够闪烁显示.本时钟为24小时制.课程设计优秀通过.运行平台:MAX+PLUS2.

标签: PLUS CLK CLD KHZ 发布者:starsrain1上传时间:2016-03-06
PCI express CRC rtl core for Fpga/asic Designer

标签: Designer express Fpga core 发布者:haowoainime上传时间:2016-03-06
PCI 32 target IP for Fpga/asic Designer

标签: Designer target Fpga asic 发布者:ok34090512上传时间:2016-03-06
PCI vhdl for Fpga designer to design PCI IP

标签: PCI designer design Fpga 发布者:zhangchao0219上传时间:2016-03-06
Mc68000 rtl code Simulation and Synthesis

标签: Simulation Synthesis 68000 code 发布者:a369100057上传时间:2016-03-06
这是一个量化编码当中关于A律和u律压缩和扩展的源程序

标签: 量化编码扩展源程序发布者:qx19860213上传时间:2016-03-06
VHDL超声波测距源代码,大家看看

标签: VHDL 超声波测距源代码家发布者:guigong上传时间:2016-03-06