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VHDL/FPGA/Verilog 8194个

FPGA verilog

标签: verilog FPGA 发布者:a956303013上传时间:2016-02-19
Design and Test_Verilog HDL——EDA先锋工作室《设计与验证—Verilog HDL》配书源代码

标签: Test_Verilog HDL Verilog Design 发布者:ranzige上传时间:2016-02-18
Generic FIFO, writen in verilog hdl

标签: Generic verilog writen FIFO 发布者:guigong上传时间:2016-02-18
北航夏雨闻的Verilong课件

标签: Verilong 发布者:kuoiai上传时间:2016-02-18
异步fifo的verilog程序

标签: verilog fifo 程序发布者:gqingwei上传时间:2016-02-17
四位全加器

标签: 全加器发布者:wewe1111上传时间:2016-02-17
verilog加法器,附加测试文件可用modelsim 仿真实现

标签: modelsim verilog 加法器仿真实现发布者:xfzzp_0321上传时间:2016-02-17
VHDL实现的奇偶校验功能模块和一个外设配置寄存器的设计实例。

标签: VHDL 奇偶校验外设模块发布者:kzdai22上传时间:2016-02-16
uart的FPGA模块

标签: uart FPGA 模块发布者:jiangleip531上传时间:2016-02-16
usb2.0的vhdl源码,具有详细的说明文档.

标签: vhdl usb 2.0 源码发布者:ac3698上传时间:2016-02-14
vhdl书写uart代码,经验证功能非常的全.

标签: vhdl uart 代码经验发布者:a415834839上传时间:2016-02-14
VHDL实现循环码编码

标签: VHDL 循环码编码发布者:tianlin4431上传时间:2016-02-14
altera Quartus II modelSim 自動模擬搭配

标签: modelSim Quartus altera II 发布者:maryyxl上传时间:2016-02-13
altera Quartus II TLC晶片控制可控制暫存器

标签: Quartus altera TLC 控制发布者:zhoubin2048上传时间:2016-02-13
altera Quartus II FSM使用可設定時間波形

标签: Quartus altera FSM II 发布者:junbo2009上传时间:2016-02-13
VerilogHDL_advanced_digital_design_code_Clock_generator VerilogHDL高级数字设计源码Clock_generator

标签: VerilogHDL_advanced_digital_desig n_code_Clock_generator Clock_generator Verilog 发布者:spie1上传时间:2016-02-13
VerilogHDL_advanced_digital_design_code_Ch11 VerilogHDL高级数字设计源码Ch

标签: VerilogHDL_advanced_digital_desig VerilogHDL n_code_Ch 11 发布者:add505上传时间:2016-02-13
VerilogHDL_advanced_digital_design_code_Ch10 VerilogHDL高级数字设计源码Ch10

标签: VerilogHDL_advanced_digital_desig VerilogHDL n_code_Ch 10 发布者:xu__tiger上传时间:2016-02-13
VerilogHDL_advanced_digital_design_code_Ch9 VerilogHDL高级数字设计源码Ch9

标签: VerilogHDL_advanced_digital_desig VerilogHDL n_code_Ch Ch9 发布者:qinghuatong上传时间:2016-02-13
VerilogHDL_advanced_digital_design_code_Ch8 VerilogHDL高级数字设计源码Ch8

标签: VerilogHDL_advanced_digital_desig VerilogHDL n_code_Ch Ch8 发布者:cz6891297上传时间:2016-02-13
VHDL任意整数分频程序

标签: VHDL 整数分频程序发布者:fy8855773上传时间:2016-02-13
RS编码

标签: RS编码发布者:a22aa11a上传时间:2016-02-13
VerilogHDL_advanced_digital_design_code_Ch6 Verilog HDL 高级数字设计源码ch6

标签: VerilogHDL_advanced_digital_desig n_code_Ch Verilog HDL 发布者:sun337146987上传时间:2016-02-12
Synthesizable FIFO Model This example describes a synthesizable implementation of a FIFO. The FIFO

标签: FIFO implementation Synthesizable synthesizable 发布者:taiyubao上传时间:2016-02-12
Dual Port RAM Asynchronous Read/Write 经过modelsim仿真

标签: Asynchronous modelsim Write Dual 发布者:wodn76上传时间:2016-02-12
在ACEX EP1K30TC144-3实现了闹钟功能,并能修改定时,和当前时间

标签: ACEX 144 30 EP 发布者:leaveyourjam上传时间:2016-02-12
用VHDL语言实现可编程并行接口芯片8255

标签: VHDL 8255 语言可编程发布者:anniesprite上传时间:2016-02-11
用VHDL语言实现可编程串口芯片8251

标签: VHDL 8251 语言可编程发布者:zhangyan上传时间:2016-02-11
用Verilog编写crc校验码

标签: Verilog crc 编写校验码发布者:dhgagfdagfdsdgf上传时间:2016-02-11
以太网16B/20B源代码包括编码器和解码器功能

标签: 16 20 以太网源代码发布者:TTndsc上传时间:2016-02-11