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VHDL/FPGA/Verilog 8194个

网络通信中的MII接口通常将4位nibble数据送出

标签: nibble MII 网络通信接口发布者:SnowCat上传时间:2017-07-04
4位二进制加法器

标签: 二进制加法器发布者:villyc上传时间:2017-07-03
采用Verilog语言实现了8255A的功能

标签: Verilog 8255A 语言发布者:gdmichael上传时间:2017-07-03
一种实用的上升沿检测程序

标签: 检测程序发布者:kyzgq上传时间:2017-07-03
异步串口发送模块

标签: 异步串口发送模块发布者:yangjiuhe上传时间:2017-07-03
Closest Point Search in Lattices

标签: Lattices Closest Search Point 发布者:zhouqiaks上传时间:2017-07-03
出租车计价器VHDL程序与仿真,需要的朋友可以下栽看看

标签: VHDL 出租车计价器仿真程序发布者:ggh062上传时间:2017-07-03
电子琴VHDL程序包含有：顶层程序、音阶发生器程序、数控分频模块程序和自动演奏模块程序。

标签: 程序 VHDL 模块电子琴发布者:shanyeshuren上传时间:2017-07-03
电梯控制器程序设计与仿真,需要的朋友可以下栽.

标签: 电梯控制器仿真程序设计发布者:lanyunhan上传时间:2017-07-03
采用等精度测频原理的频率计程序与仿真,需要的朋友可以下栽看看.

标签: 等精度测频程序仿真频率计发布者:xuhuizi上传时间:2017-07-03
An output manager for Digital Oscilloscope

标签: Oscilloscope manager Digital output 发布者:huihuisasa上传时间:2017-07-02
An Asynchronous transmitter to be used in digital oscilloscope

标签: Asynchronous oscilloscope transmitter digital 发布者:multicolor上传时间:2017-07-02
北航Verilog教程. Verilog HDL基本结构数据类型及常量、变量运算符及表达式语句赋值语句和块语句条件语句 ...

标签: Verilog HDL 教程基本结构发布者:xueyulanlian上传时间:2017-07-02
FPGA的集成开发环境ISE中课仿真的Verilog代码集锦

标签: Verilog FPGA ISE 集成开发环境发布者:jiangleip531上传时间:2017-07-02
基于FPGA的FFT的硬件实现。其中含有部分vhdl程序

标签: FPGA vhdl FFT 硬件实现发布者:wuliaowenti上传时间:2017-07-02
FPGA应用如sd卡控制

标签: FPGA 控制发布者:huihuisasa上传时间:2017-07-02
verilog 写的 “梁祝”乐曲演奏电路

标签: verilog 电路发布者:guo25621286上传时间:2017-07-01
verilog 写的多功能数字钟

标签: verilog 多功能数字发布者:baorong216上传时间:2017-07-01
verilog 写的电话计费器程序

标签: verilog 电话计费器程序发布者:lovely19891019上传时间:2017-07-01
Verilog写的 8 位超前进位加法器

标签: Verilog 进位加法器发布者:c_word上传时间:2017-07-01
基于DE2开发板

标签: DE2 开发板发布者:pangyi上传时间:2017-06-29
一种基于LUT的预失真方法。其中的一部分

标签: LUT 预失真分发布者:lqlm521上传时间:2017-06-28
电子设计自动化中关于交通信号的转换的实现程序

标签: 电子设计自动化交通信号转换程序发布者:w5525上传时间:2017-06-28
用verilong hdl语言编写的数据采样程序

标签: verilong hdl 语言编写发布者:RSY527上传时间:2017-06-28
fpga 基于FPGA的mif文件创建与使用

标签: fpga FPGA mif 发布者:pore上传时间:2017-06-27
本例是关于卷积码的一个简单算法

标签: 卷积码算法发布者:delsboy上传时间:2017-06-27
vhdl样例程序

标签: vhdl 程序发布者:ll122644144上传时间:2017-06-27
利用VHDL编写的一个简单的16位计数器

标签: VHDL 编写计数器发布者:cjf0426上传时间:2017-06-27
Quartus中实现的DDS 使用的是altera提供的IP core

标签: Quartus altera core DDS 发布者:kens上传时间:2017-06-27
这是一个HDB3的译码器

标签: HDB3 译码器发布者:hahuhuhuhu上传时间:2017-06-26