描述了一个用于微波传输设备的16QAM接收机解调芯片的FPGA实现,芯片集成了定时恢复、载波恢复和自适应盲判决反馈均衡器(DFE),采用恒模算法(CMA)作为均衡算法。芯片支持高达25M波特的符号速率,在一片EP1C12Q240C8(ALTERa)上实现,即将用于量产的微波传输设备中。
标签: FPGA QAM DFE CMA
上传时间: 2013-12-09
上传用户:chongcongying
有关UART的源程序,基于ALTERa 的 。很好用的,希望对大家有帮助
标签: UART 源程序
上传时间: 2016-08-14
上传用户:xwd2010
FPGA逻辑设计,vhdl/verilog ALTERa/xilinx 介绍
标签: FPGA 逻辑设计
上传时间: 2016-08-30
上传用户:qq1604324866
FPGA开发入门的Verilog HDL程序---流水灯,真实可用,验证通过,工程环境为ALTERa Quartus
标签: Verilog FPGA HDL 程序
上传时间: 2016-09-01
上传用户:VRMMO
FPGA开发入门的Verilog HDL程序2---梁祝音乐播放,真实可用,验证通过,工程环境为ALTERa Quartus II
上传时间: 2014-01-09
上传用户:Altman
Verilog 编写的网卡DM9000A的IP核,ALTERa公司寄的DE2系统中的源程序核
标签: Verilog 9000A 9000 DM
上传时间: 2016-09-17
上传用户:AbuGe
Verilog 编写的ISP1362的控制器IP核,ALTERa公司DE2系统中的源程序
标签: Verilog 1362 ISP IP核
上传用户:稀世之宝039
利用Nios Ⅱ软核处理器,以ALTERa公司的UP3开发板为硬件平台,以Quartus II、Quartus ID为软件开发平台,设计一个电子钟,实现下列系统功能: (1)在液晶屏上显示时间、日期、状态提示; (2)利用4个按键对时间(时分秒)、日期(年月日)进行设置; (3)利用一个LED灯指示当前设置状态;
标签: Nios 软核处理器
上传时间: 2014-01-10
上传用户:cx111111
基于NIOSii的网络监控系统设计,ALTERa设计大赛获奖作品
标签: NIOSii 网络监控 系统设计
上传时间: 2013-12-31
上传用户:jiahao131
在一些系统中,经常用到对触发信号延时一段时 间后,再对某些目标信号进行采集,通常这段延时要求 非常精确,还要做到范围可调,一般这种延时的最小时 间单位小于100ns。如果选用普通微控制器,延时系统的操作界面比较容易实现,但是靠软件延时得到结果的准确性较低。考虑到芯片功能、开发环境以及接口方便等问题,最终选用一片常用的ALTERaSVCPLD EPM7128SLC3411]作为系统的核心控制部分,来实现 信号延时、输人设定、运行显示的功能。应用Veril- o苦2〕语言,在ALTERa的Quartus11WebEditio详3〕软件 环境下进行编程仿真,最后烧写芯片进行系统硬件测试
标签:
上传时间: 2016-09-26
上传用户:invtnewer