logic lock 的vhdl源码,ALTERa平台适用。
标签: logic lock vhdl 源码
上传时间: 2013-12-17
上传用户:jiahao131
一首VHDL自动音乐发生器程序,在ALTERa EDA软件下测试通过
标签: VHDL 自动 程序 音乐发生器
上传时间: 2013-12-18
上传用户:dbs012280
利用带有I2C总线接口的日历时钟芯片DS1337,在NIOS II嵌入式系统平台上实现一个实时时钟,并可在显示器上显示出预置的时分秒。硬件平台为ALTERa的Cyclone II版Nios II开发环境
标签: 1337 I2C DS 总线接口
上传时间: 2013-12-19
上传用户:独孤求源
NIOSII的7个c语言源码,是7个例子,分别在niosII IDE环境下实现,不同的功能。是基于ALTERa的标准c,目前资源较少。
标签: NIOSII c语言 源码
上传时间: 2013-12-27
上传用户:chenxichenyue
一个使用VHDL设计的具有强大功能的32位CPU,这个文件包含了在ALTERa公司的ep1c20 FPGA的位码文件和配置文件,可以直接下载使用!
标签: VHDL CPU
上传时间: 2013-12-09
上传用户:ljmwh2000
如何给时钟倍频或者分频,以及ALTERa提供的IP核使用方法
标签: 时钟 倍频 分频
上传时间: 2016-01-13
上传用户:jing911003
2级流水线实现的8位全加器的VHDL代码,适用于ALTERa系列的FPGA/CPLD
标签: VHDL 流水线 8位 全加器
上传时间: 2014-06-15
上传用户:zhanditian
2级流水线,使用4元件实现的22位全加器的VHDL语言实现,适用于ALTERa的FPGA
标签: 流水线
上传时间: 2016-01-27
上传用户:ayfeixiao
3级流水线,含4元件的22位全加器的VHDL语言实现,适用于ALTERa系列的FPGA
上传用户:cc1915
利用触发器实现的,8位半加器的VHDL语言实现,适用于ALTERa系列FPGA
标签: 触发器
上传用户:270189020