脉动乘法器：一个GF(2m)域上的Digit-Serial 脉动结构（Systolic）的乘法器
标签： Digit-Serial Systolic 脉动 乘法器
上传时间： 2014-11-24
上传用户：youth25
8*8乘法器及其测试：采用booth编码的乘法器：1． ultipler_quick_add_4 即4位的并行全加器，在这里主要起了两个作用：第一个是在求部分积单元时，当编码为3x时用来输出部分积；另外一个是在将部分积加起来时，求3到6位时所用到。 2． ultiplier_quick_add_5 即5位的并行全加器，这里用来分别计算积的7到11位和12到16位。 3． ultiplier_unit_4 这个模块是用来实现部分积的，每一个模块实现一个部分积的4位，因此一个部分积需要4个这个模块来实现。总共需要12个这样的模块。 4．Multiplier_full_add 这是一位的全加器，在实现部分积相加的时候，通过全加器的阵列来实现的。
标签： ultipler_quick_add booth 乘法器 测试
上传时间： 2016-07-12
上传用户：zhaiye
16*16有符号乘法器的 编码方式：Booth编码， 拓扑结构：简单阵列 加法器：Ripple Carry Adder
上传时间： 2014-01-13
上传用户：com1com2
移位相加8位硬件乘法器电路设计 乘法器是数字系统中的基本逻辑器件，在很多应用中都会出现如各种滤波器的设计、矩阵的运算等。本实验设计一个通用的8位乘法器。
上传时间： 2016-07-27
上传用户：牛津鞋
好用的浮点乘法器，可完成32位IEEE格式的浮点乘法，经过仿真通过
上传时间： 2014-01-03
上传用户：heart520beat
本压缩包里含有一4位乘法器及PDF书记一本，其中PDF书记钟含有百例各种VHDL实例
标签： 乘法器
上传时间： 2016-08-19
上传用户：515414293
实现了VHDL乘法器，8位乘法操作的完成
上传时间： 2016-08-21
上传用户：fhzm5658
使用加法器树乘法器实现8位乘法运算，VHDL语言予以实现
上传时间： 2013-12-22
上传用户：Breathe0125
主題 : Low power Modified Booth Multiplier 介紹 : 為了節省乘法器面積、加快速度等等，許多文獻根據乘法器中架構提出改進的方式，而其中在1951年，A. D. Booth教授提出了一種名為radix-2 Booth演算法，演算法原理是在LSB前一個位元補上“0”，再由LSB至MSB以每兩個位元為一個Group，而下一個Group的LSB會與上一個Group的MSB重疊(overlap)，Group中的位元。 Booth編碼表進行編碼(Booth Encoding)後再產生部分乘積進而得到最後的結果。 Radix-2 Booth演算法在1961年由O. L. Macsorley教授改良後，提出了radix-4 Booth演算法(modified Booth algorithm)，此演算法的差異為Group所涵括的位元由原先的2個位元變為3個位元。
标签： Multiplier Modified Booth power
上传时间： 2016-09-01
上传用户：stewart·
移位乘法器的输入为两个4位操作数a和b，启动乘法器由stb控制，clk信号提供系统定时。乘法器的结果为8位信号result,乘法结束后置信号done为1. 乘法算法采用原码移位乘法，即对两个操作数进行逐位的移位相加，迭代4次后输出结果。具体算法： 1. 被乘数和乘数的高位补0，扩展成8位。 2. 乘法依次向右移位，并检查其最低位，如果为1，则将被乘数和部分和相加，然后将被乘数向左移位；如果为0，则仅仅将被乘数向左移位。移位时，被乘数的低端和乘数的高端均移入0. 3. 当乘数变成全0后，乘法结束。
上传时间： 2014-01-03
上传用户：星仔
