使用列表法，VHDL语言实现的基于多项式基的有限域乘法器，用于AES算法等对有限域乘法有要求的算法
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上传时间： 2013-12-10
上传用户：爱死爱死
Multisim2001软件的仿真电路实例261例，都是源文件哦，包括一般常见电路及乘法器电路仿真，运放电路仿真，控制电路仿真，数字电路仿真。超值
标签： Multisim 2001 261 软件
上传时间： 2014-01-04
上传用户：busterman
改进型FIR滤波器，改进后所用的资源比改进前节省了很多乘法器
标签： FIR 改进型 滤波器
上传时间： 2016-09-07
上传用户：海陆空653
ALTERA上DE2平台，verilog描述，无符号乘法器，在数码管显示结果。
标签： ALTERA DE2
上传时间： 2013-12-13
上传用户：牧羊人8920
代码分为两部分：ff_const_mul.v和ff_mul.v，从而实现GF乘法器，VERILOG编写
标签： ff_const_mul ff_mul 分 代码
上传时间： 2016-11-13
上传用户：
最基本的vhdl運算，採用8bit作乘法器，將兩串8bit的值輸入之後進行相乘
标签： vhdl
上传时间： 2013-12-16
上传用户：zhenyushaw
地址译码，状态机的编写，三态输出，布司乘法器
标签： 地址 译码
上传时间： 2014-07-31
上传用户：脚趾头
绝对好东西，一个VHDL写的任意宽度通用串行乘法器，以最少的资源实现乘法器功能。
上传时间： 2017-01-10
上传用户：lepoke
基4-FFT蝶形单元实现，按照FPGA内部的乘法器功能编写的
标签： FFT
上传时间： 2014-01-05
上传用户：520
基于verilog的fir滤波器设计，用的并行结构。在前面基础上加入四级流水（加法器，并行乘法器，乘法结果相加两级），通过验证。
标签： verilog fir 滤波器设计
上传时间： 2013-11-26
上传用户：liuchee
