100个经典vhdl编程实例， 第1例 带控制端口的加法器 第2例 无控制端口的加法器 第3例 乘法器 第4例 比较器 第5例 二路选择器 第6例 寄存器 第7例 移位寄存器 第8例 综合单元库 第9例 七值逻辑与基本数据类型 第10例 函数 第11例 七值逻辑线或分辨函数 第12例 转换函数 第13例 左移函数 第14例 七值逻辑程序包 第15例 四输入多路器......
标签： vhdl 100 编程实例
上传时间： 2014-01-20
上传用户：agent
这是GPS接收机，基带处理模块中累加模块设计代码，用于码跟踪环。代码设计巧妙，避免了消耗FPGA中比较稀缺的硬件乘法器资源。
标签： GPS 接收机
上传时间： 2013-12-24
上传用户：xinzhch
用verlog语言编的一些基础实验,适合于FPGA/CPLD的初学者。内容包括8位优先编码器，乘法器，除法器，多路选择器，二进制转BCD码，加法器，减法器等等。
标签： verlog FPGA CPLD 8位
上传时间： 2013-12-29
上传用户：siguazgb
CPU设计，加法器，乘法器，除法器等，有原理讲解等。挺不错的资料
标签： CPU
上传时间： 2014-01-21
上传用户：shus521
RS（255，239）编码的乘法器系数计算，用VC++实现
标签： 255
上传时间： 2016-04-04
上传用户：dreamboy36
在gf(2^13)中，固定因子乘法器（基于自然基，0-128）
标签： gf 13
上传时间： 2016-05-24
上传用户：ynsnjs
msp各个模块源码 如定时器，COM，硬件乘法器比较器USART,ADC.
标签： msp 模块 定时器 源码
上传时间： 2016-06-16
上传用户：txfyddz
两条5级的并行流水线，乘法器还有一个简单的中断系统（带一个中断管理的‘操作系统’吧），再加上一个编译器。 主要是说明一下CPU的设计方法，还有一些简单的模块例如加法器，乘法器
标签： 并行 流水线
上传时间： 2014-01-05
上传用户：a673761058
常用经典典型电路，如全加器，乘法器，如何减小资源
标签： 典型 电路
上传时间： 2013-11-27
上传用户：lijinchuan
8位risc cpu的编写，使用quartus软件对其进行写入，里面内置乘法器、除法器等模块
标签： risc cpu 8位 编写
上传时间： 2016-08-13
上传用户：cc1915
