本章介绍dsPIC30F器件系列的看门狗定时器（WDT）和低功耗模式。dsPIC DSC 器件有两种低功耗模式，可以通过执行PWRSAV指令进入：• 休眠模式：CPU、系统时钟源和任何依靠系统时钟源工作的外设都被禁止。这是器件的最低功耗模式。• 空闲模式：CPU 被禁止，但是系统时钟源继续工作。外设继续工作，但可以有选择地禁止。WDT在使能时使用内部LPRC 时钟源工作，而且如果WDT没有被软件清零，它可以通过复位器件来检测系统软件的异常情况。可以使用WDT后分频器选择不同的WDT超时周期。WDT也可用于将器件从休眠或空闲模式唤醒。
上传时间： 2014-02-01
上传用户：金苑科技
在正常操作期间，一次WDT 超时溢出将产生一次器件复位。如果器件处于休眠状态，一次WDT超时溢出将唤醒器件，使其继续正常操作（即称作WDT 唤醒）。对WDTE 设置位清零可以永久性地关闭WDT。后分频器分配完全是由软件控制，即它可在程序执行期间随时更改。在例26-1 中，如果需要的预分频值不是1:1，就不需要对OPTION_REG 寄存器做初始修改。如果需要的预分频值是1:1，那么先向OPTION_REG 设置一个非1:1 的临时预分频值，在完成其它操作后，在最后修改OPTION_REG 时再设置1:1 的预分频值。这样操作，主要是因为无法知道TMR0 预分频器的当前计数值，而且分频器更改后，该值将变为WDT 后分频器的当前计数值，所以必须遵循示例中的代码顺序。如果没有按照示例中的代码顺序改变OPTION_REG 寄存器，那么无法准确得知WDT 复位前的时间。
上传时间： 2013-11-02
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Verilog_实现任意占空比、任意分频的方法
上传时间： 2013-11-07
上传用户：JasonC
利用Verilog_HDL实现基于FPGA的分频方法
标签： Verilog_HDL FPGA 分频
上传时间： 2013-10-18
上传用户：feitian920
简单分频时序逻辑电路设计分频电路，有图，有代码
上传时间： 2013-11-25
上传用户：wanqunsheng
本文介绍了一种由低次级联形式构成的W波段宽带六倍频器。输入信号先经过MMIC得到二倍频，再由反向并联二极管对平衡结构实现宽带三倍频，从而将Ku波段信号六倍频到W波段。该倍频器的输入端口为玻璃绝缘子同轴转换接头，输出为 WR-10 标准矩形波导结构。仿真结果表明当输入信号功率为20dBm时，三倍频器在整个W波段的输出三次谐波功率为4.5dBm左右，变频损耗小于17dB。该设计可以降低毫米波设备的主振频率，扩展已有微波信号源的工作频段。
上传时间： 2013-11-16
上传用户：qingzhuhu
利用Verilog_HDL实现基于FPGA的分频方法
标签： Verilog_HDL FPGA 分频
上传时间： 2013-11-20
上传用户：atdawn
Verilog_实现任意占空比、任意分频的方法
上传时间： 2013-11-20
上传用户：ccxzzhm
简单分频时序逻辑电路设计分频电路，有图，有代码
上传时间： 2014-01-21
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数字式计时器一般都由震荡器，分频器，译码器及显示几部分组成。其中震荡器和分频器组成标准秒信号发生器，接成各种不同进制的计数器组成计时系统，译码器，显示器组成显示系统，另外一些组合电路组成校时调节系统。
上传时间： 2013-12-18
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