小数分频器

分频器的vhdl描述

分频器的vhdl描述，在源代码中完成对时钟信号CLK的2分频,4分频,8分频,16分频

标签： vhdl 分频器

上传时间： 2014-01-16

上传用户：奇奇奔奔
数控分频器的输出信号频率为输入数据的函数。用传统的方法设计,其设计过程和电路都比较复杂,且设计成果的可修改性和可移植性都较差。基于VHDL 的数控分频器设计,整个过程简单、快捷,极易修改,可移植性

数控分频器的输出信号频率为输入数据的函数。用传统的方法设计,其设计过程和电路都比较复杂,且设计成果的可修改性和可移植性都较差。基于VHDL 的数控分频器设计,整个过程简单、快捷,极易修改,可移植性强。他可利用并行预置数的加法计数器和减法计数器实现。广泛应用于电子仪器、乐器等数字电子系统中。

标签： VHDL 数控分频器修改

上传时间： 2014-11-29

上传用户：1051290259
verilog实现的奇数分频器针对任何规模的奇数分频

verilog实现的奇数分频器针对任何规模的奇数分频

标签： verilog 分频器分频模

上传时间： 2017-06-19

上传用户：GavinNeko
分别用分频比交错法及累加器分频法完成非整数分频器设计。

分别用分频比交错法及累加器分频法完成非整数分频器设计。

标签： 分频分累加器整数

上传时间： 2014-01-01

上传用户：shus521
用FPGA仿真实现数控分频器

用FPGA仿真实现数控分频器，完整的工程文件

标签： FPGA 仿真实现数控分频器

上传时间： 2014-06-18

上传用户：dyctj
此文件为EDA的8位分频器

此文件为EDA的8位分频器，但可以用于不同位分频器，如：1位到10位等，用Quartus软件来，以文件VHD格式编译即可

标签： EDA 8位分频器

上传时间： 2013-12-25

上传用户：003030
基于Quartus II的数控分频器的项目设计

基于Quartus II的数控分频器的项目设计，实现对时钟信号的任意进制分频，包含了项目文件和VHDL源代码

标签： Quartus 数控分频器项目设计

上传时间： 2017-07-18

上传用户：yangbo69
VHDL语言的高频时钟分频模块。一种新的分频器实现方法。

VHDL语言的高频时钟分频模块。一种新的分频器实现方法。

标签： VHDL 语言分频模块

上传时间： 2017-07-21

上传用户：cylnpy
VHDL程序来让蜂鸣器发出音乐的声音这种电路设计要分好几个模块主要思路是用ROM记录乐谱然后用分频器分频还有就是用计数器读取乐谱另外还可以扩展使其显示音符

VHDL程序来让蜂鸣器发出音乐的声音这种电路设计要分好几个模块主要思路是用ROM记录乐谱然后用分频器分频还有就是用计数器读取乐谱另外还可以扩展使其显示音符这是一个做好了的就是ROM没填谱

标签： VHDL ROM 程序电路设计

上传时间： 2017-08-03

上传用户：ruan2570406
自己做的VHDL交通灯控制器；分频器、信号控制器、时钟模块；EDA；通过了仿真、运行。时间可以设置为随意的两位数.

自己做的VHDL交通灯控制器；分频器、信号控制器、时钟模块；EDA；通过了仿真、运行。时间可以设置为随意的两位数.

标签： VHDL EDA 交通灯控制器分频器

上传时间： 2017-08-10

上传用户：ghostparker