本文介绍了一种由低次级联形式构成的W波段宽带六倍频器。输入信号先经过MMIC得到二倍频,再由反向并联二极管对平衡结构实现宽带三倍频,从而将Ku波段信号六倍频到W波段。该倍频器的输入端口为玻璃绝缘子同轴转换接头,输出为 WR-10 标准矩形波导结构。仿真结果表明当输入信号功率为20dBm时,三倍频器在整个W波段的输出三次谐波功率为4.5dBm左右,变频损耗小于17dB。该设计可以降低毫米波设备的主振频率,扩展已有微波信号源的工作频段。
标签: W波段 宽带 倍频器 仿真
上传时间: 2013-11-16
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编码器信号处理 经过倍频器进行四倍频 后 同时完成鉴相 计数
标签: 编码器 信号处理 倍频器 倍频
上传时间: 2014-01-22
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编码器倍频、鉴相电路在FPGA中的实现
标签: FPGA 编码器 倍频 中的实现
上传时间: 2013-11-08
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上传时间: 2013-10-27
上传用户:royzhangsz
基于地址总线接口的四倍频编码器信号接口的 FPGA实现 Verilog HDL的
标签: Verilog FPGA HDL 接口
上传时间: 2014-08-12
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这是用VHDL 语言编写的参数可以直接设置的2n倍时钟分频器,在运用时,不需要阅读VHDL源代码,只需要把clk_div2n.vhd加入当前工程便可以直接调用clk_div2n.bsf。
标签: VHDL 语言 编写 参数
上传时间: 2015-08-23
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DPLL由 鉴相器 模K加减计数器 脉冲加减电路 同步建立侦察电路 模N分频器 构成. 整个系统的中心频率(即signal_in和signal_out的码速率的2倍) 为clk/8/N. 模K加减计数器的K值决定DPLL的精度和同步建立时间,K越大,则同步建立时间长,同步精度高.反之则短,低.
标签: signal_out signal_in DPLL 模
上传时间: 2013-12-26
上传用户:希酱大魔王
一个可实现多倍(次)分频器VHDL源代码设计
标签: VHDL 分频器 源代码
上传时间: 2014-01-27
上传用户:2467478207
矢量水听器倍频窄波束算法 原创 对传统的波束响应进行的改进算法
标签: 矢量 倍频 波束 改进算法
上传时间: 2013-12-19
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对电机的编码器输入的正交编码信号进行4倍频处理 ,生成一个新的计数脉冲 ,同时判断电机的转动方向,输出一个方向标志电平信号,从而可以让DSP知道电机的转速和方向。
标签: 电机 正 信号 倍频
上传时间: 2013-12-08
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