本文件包是在MAX+plus II 软件环境下实现全加器的逻辑功能
标签： plus MAX II 软件环境
上传时间： 2016-01-09
上传用户：jing911003
DPLL由 鉴相器 模K加减计数器 脉冲加减电路 同步建立侦察电路 模N分频器 构成. 整个系统的中心频率(即signal_in和signal_out的码速率的2倍) 为clk/8/N. 模K加减计数器的K值决定DPLL的精度和同步建立时间,K越大,则同步建立时间长,同步精度高.反之则短,低.
标签： signal_out signal_in DPLL 模
上传时间： 2013-12-26
上传用户：希酱大魔王
2级流水线实现的8位全加器的VHDL代码，适用于altera系列的FPGA/CPLD
标签： VHDL 流水线 8位 全加器
上传时间： 2014-06-15
上传用户：zhanditian
（原创）高精度计时器电路原理图。采用AT89S52加DP8573，实现两个功能：带掉电保持功能的日历时钟、由外部开关信号触发的高精度计时。
标签： 8573 89S S52 AT
上传时间： 2014-01-10
上传用户：wxhwjf
全加器，使用宏功能模块，并附有波形仿真图
标签： 全加器
上传时间： 2016-02-03
上传用户：waitingfy
四位全加器，VHDL语言，max+plusII平台做的
上传时间： 2016-02-17
上传用户：xz85592677
四位全加器语言描述是以文本方式上传的，呵呵，希望大家有帮助
标签： 全加器 语言 方式
上传时间： 2014-01-26
上传用户：siguazgb
全加器,有半加器和或门组成.元件例化语句.
标签： 全加器 元件 半加器 或门
上传时间： 2013-12-27
上传用户：13188549192
verilog语言中 testbencch编写-仿真工具综合工具使用-全加器实例讲解
标签： testbencch verilog 语言 编写
上传时间： 2013-12-18
上传用户：gmh1314
三位全加器的源代码，和测试代码，用Verilog HDL实现的！
标签： 全加器 源代码
上传时间： 2013-12-22
上传用户：erkuizhang
