四位全加器verilog源码，简单实用！欢迎下载
标签： verilog 全加器 程序
上传时间： 2013-05-16
上传用户：a6697238
数控振荡器的频率控制字寄存器、相位控制字寄存器、累加器和加法器可以用VHDL语言描述，集成在一个模块中，提供VHDL源程序供大家学习和讨论。\r\n
标签： VHDL 寄存器 数控振荡器 加法器
上传时间： 2013-09-04
上传用户：a471778
一个c++,c#,ini,java等的编辑器,语法加亮
标签： java ini 编辑器
上传时间： 2014-09-11
上传用户：qq21508895
四位二进制计数器与半加器
标签： 二进制 计数器 半加器
上传时间： 2013-12-24
上传用户：来茴
vhdl基于半加器的全加器描述及仿真
标签： vhdl 半加器 全加器 仿真
上传时间： 2014-11-25
上传用户：zycidjl
全加器的VHDL程序实现及仿真
标签： VHDL 全加器 仿真 程序
上传时间： 2014-01-13
上传用户：hoperingcong
最高优先级编码器 8位相等比较器 三人表决器（三种不同的描述方式） 加法器描述 8位总线收发器：74245 （注2） 地址译码（for m68008） 多路选择器（使用select语句） LED七段译码 多路选择器（使用if－else语句） 双2－4译码器：74139 多路选择器（使用when－else语句） 二进制到BCD码转换 多路选择器 （使用case语句） 二进制到格雷码转换 双向总线（注2） 汉明纠错吗译码器 三态总线（注2） 汉明纠错吗编码器 解复用器
标签： m68008 select 74245 for
上传时间： 2015-04-11
上传用户：tianyi223
该程序实现的是n位全加器，首先用与非门实现一位全家器，最后实现n位的全加器。
标签： 程序 全加器
上传时间： 2015-04-18
上传用户：fandeshun
大学vhdl语言实验大全,基于max-plus2平台,内有8-3译码器,8位加法器,数字钟，数码显示，74ls138，8，4位计数器，d，rs触发器，加法器，交通灯等，此原码基于长江大学可编程器件实验箱,如要运行在其他平台上需要重新定义管脚
标签： max-plus vhdl 大学 加法器
上传时间： 2013-12-23
上传用户：qiaoyue
用一位全加器组成四位全加器. 所用语言是Verilog HDL. 主要用在加法器的设计中。
标签： Verilog HDL 全加器 语言
上传时间： 2015-05-02
上传用户：zukfu
