1位全加器的vhdl设计 通过两个半加起实现
标签： vhdl 全加器
上传时间： 2017-01-12
上传用户：徐孺
这是我在ISP编程实验中独立编写的采用结构化描述的四位全加器，通过四次映射一位全加器的方式实现了四位全加器的功能，并附有数码显示模块，将全加器的运算结果输出到数码管显示。
标签： ISP 编程实验 独立 全加器
上传时间： 2017-01-19
上传用户：1583060504
这个源程序是关于全加器的，又需要的同学可以借鉴一下
标签： 源程序 全加器
上传时间： 2014-01-12
上传用户：LouieWu
带有同步预置的加载左右移位寄存器VHDL源代码
标签： VHDL 预置 移位寄存器 源代码
上传时间： 2013-12-09
上传用户：xsnjzljj
RS(204,188)译码器的设计 异步FIFO设计 伪随即序列应用设计 CORDIC数字计算机的设计 CIC的设计 除法器的设计 加罗华域的乘法器设计
标签： CORDIC FIFO 204 188
上传时间： 2017-01-24
上传用户：缥缈
通过VHDL实现4位全加器，8位全加器，和8位通用寄存器的设计
标签： VHDL 全加器
上传时间： 2014-01-11
上传用户：lanwei
用VHDL写的一个8位全加器的实验程序,供新手参考
标签： VHDL 8位 全加器 实验
上传时间： 2017-03-03
上传用户：lx9076
8位全加器的VHDL描述，可用MAX+plusⅡ运行测试
标签： VHDL 8位 全加器
上传时间： 2014-01-16
上传用户：erkuizhang
一种宽频带3dB环形电桥设计 本文讨论并设计了一种改进的 3dB宽频带环形电桥。采用在各引出臂上加四分之 一波长阻抗变换器，并将环分为特性阻抗不同的六段，使其带宽增宽，理论上带宽可以达到40％左右。并给出了微带型电桥的设计、仿真及实测结果。
标签： 3dB 宽频带 环形 电桥
上传时间： 2013-12-17
上传用户：气温达上千万的
用VHDL语言实现半加器。已经通过编译和仿真
标签： VHDL 语言 半加器 仿真
上传时间： 2013-12-30
上传用户：cc1915
