LTE基站误码率测试是基站射频测试中最为关键的测试项目之一，提出一种快速、高效的测试方法和测试架构。该方案采用基站射频板作为数据采集卡、完成上行链路的解调和模拟信号转换成I/Q数据功能，利用ADS、MATLAB搭建上行信道的同步、解码功能。测试表明该方案的测试精度达到 0.2dB，完全满足研发和生产中测试上行相关射频指标的功能需求， 同时本设计还具有开发周期短、投资成本低，操作简便、很强的跨系统移植能力。
上传时间： 2013-11-17
上传用户：xhwst
很多教材都是从统计的观点讨论分析了最佳接收机的误码率问题，统计的观点认为信道的噪声是非带限的高斯白噪声，分析的过程也假设接收机非带限。但是从实际和滤波的观点来看，任何形式的接收机都是频带受限的，进入到接收机检测器的噪声频带也会受限。文中基于统计和滤波的观点，讨论了最佳接收机的误码率问题，得出的结论相同，但是分析的过程体现了两者的不同之处，有助于更好的了解数字信号的最佳接收。
上传时间： 2013-11-04
上传用户：爺的气质
文中利用散射迭加方法，推导了多层土壤视在电阻率的计算公式。在此基础上结合场地测试数据，利用复镜像法和电位函数计算法对天线场区的土壤模型进行反演，获得土壤分层结构。然后从电磁理论出发，根据所得到的土壤分层模型参数，推导出甚低频大地等效电阻率的3种等效法则，并对每一种等效法则下的等效电阻率进行了推导分析。
上传时间： 2013-11-10
上传用户：guanliya
编码器倍频、鉴相电路在FPGA中的实现
上传时间： 2013-10-27
上传用户：royzhangsz
摘要: 串行传输技术具有更高的传输速率和更低的设计成本, 已成为业界首选, 被广泛应用于高速通信领域。提出了一种新的高速串行传输接口的设计方案, 改进了Aurora 协议数据帧格式定义的弊端, 并采用高速串行收发器Rocket I/O, 实现数据率为2.5 Gbps的高速串行传输。关键词: 高速串行传输; Rocket I/O; Aurora 协议 为促使FPGA 芯片与串行传输技术更好地结合以满足市场需求, Xilinx 公司适时推出了内嵌高速串行收发器RocketI/O 的Virtex II Pro 系列FPGA 和可升级的小型链路层协议———Aurora 协议。Rocket I/O支持从622 Mbps 至3.125 Gbps的全双工传输速率, 还具有8 B/10 B 编解码、时钟生成及恢复等功能, 可以理想地适用于芯片之间或背板的高速串行数据传输。Aurora 协议是为专有上层协议或行业标准的上层协议提供透明接口的第一款串行互连协议, 可用于高速线性通路之间的点到点串行数据传输, 同时其可扩展的带宽, 为系统设计人员提供了所需要的灵活性[4]。但该协议帧格式的定义存在弊端,会导致系统资源的浪费。本文提出的设计方案可以改进Aurora 协议的固有缺陷,提高系统性能, 实现数据率为2.5 Gbps 的高速串行传输, 具有良好的可行性和广阔的应用前景。
上传时间： 2013-10-13
上传用户：lml1234lml
第二部分：DRAM 内存模块的设计技术..............................................................143第一章 SDR 和DDR 内存的比较..........................................................................143第二章 内存模块的叠层设计.............................................................................145第三章 内存模块的时序要求.............................................................................1493.1 无缓冲（Unbuffered）内存模块的时序分析.......................................1493.2 带寄存器（Registered）的内存模块时序分析...................................154第四章 内存模块信号设计.................................................................................1594.1 时钟信号的设计.......................................................................................1594.2 CS 及CKE 信号的设计..............................................................................1624.3 地址和控制线的设计...............................................................................1634.4 数据信号线的设计...................................................................................1664.5 电源，参考电压Vref 及去耦电容.........................................................169第五章 内存模块的功耗计算.............................................................................172第六章 实际设计案例分析.................................................................................178 目前比较流行的内存模块主要是这三种：SDR，DDR，RAMBUS。其中，RAMBUS内存采用阻抗受控制的串行连接技术,在这里我们将不做进一步探讨，本文所总结的内存设计技术就是针对SDRAM 而言(包括SDR 和DDR)。现在我们来简单地比较一下SDR 和DDR，它们都被称为同步动态内存，其核心技术是一样的。只是DDR 在某些功能上进行了改进，所以DDR 有时也被称为SDRAM II。DDR 的全称是Double Data Rate，也就是双倍的数据传输率，但是其时钟频率没有增加，只是在时钟的上升和下降沿都可以用来进行数据的读写操作。对于SDR 来说,市面上常见的模块主要有PC100/PC133/PC166,而相应的DDR内存则为DDR200(PC1600)/DDR266(PC2100)/DDR333(PC2700)。
上传时间： 2013-10-18
上传用户：宋桃子
本文将接续介绍电源与功率电路基板，以及数字电路基板导线设计。宽带与高频电路基板导线设计a.输入阻抗1MHz，平滑性(flatness)50MHz 的OP增幅器电路基板图26 是由FET 输入的高速OP 增幅器OPA656 构成的高输入阻抗OP 增幅电路，它的gain取决于R1、R2，本电路图的电路定数为2 倍。此外为改善平滑性特别追加设置可以加大噪讯gain，抑制gain-频率特性高频领域时峰值的R3。图26 高输入阻抗的宽带OP增幅电路图27 是高输入阻抗OP 增幅器的电路基板图案。降低高速OP 增幅器反相输入端子与接地之间的浮游容量非常重要，所以本电路的浮游容量设计目标低于0.5pF。如果上述部位附着大浮游容量的话，会成为高频领域的频率特性产生峰值的原因，严重时频率甚至会因为feedback 阻抗与浮游容量，造成feedback 信号的位相延迟，最后导致频率特性产生波动现象。此外高输入阻抗OP 增幅器输入部位的浮游容量也逐渐成为问题，图27 的电路基板图案的非反相输入端子部位无full ground设计，如果有外部噪讯干扰之虞时，接地可设计成网格状(mesh)。图28 是根据图26 制成的OP 增幅器Gain－频率特性测试结果，由图可知即使接近50MHz频率特性非常平滑，-3dB cutoff频率大约是133MHz。
标签： PCB
上传时间： 2013-11-09
上传用户：z754970244
特点 显示范围-19999至99999位數 最高輸入頻率 10KHz 計數速度 50,5000脈波/秒可选择 四种输入模式可选择(加算,減算,加減算,90度相位差加減算 90度相位差加減算具有提高解析度4倍功能 输入脈波具有預設刻度功能 2组警报功能 15 BIT 类比输出功能 数位RS-485介面
上传时间： 2013-10-15
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基于删除平均（CM）和单元平均（CA）提出了一种新型的恒虚警率检测器,它采用CM和CA产生局部估计,再将这两个局部估计与检测单元进行比较,取逼近于检测单元的局部估计作为总的杂波功率估计。在SwerlingⅡ型目标假设和高斯杂波下,推导出它的检测概率Pd和虚警概率Pfa的解析表达式。
上传时间： 2014-08-19
上传用户：hn891122
多抽样率频率抽样FIR 数字滤波器设计
上传时间： 2015-01-11
上传用户：维子哥哥
