DRAM

动态随机存取存储器（DynamicRandomAccessMemory，DRAM）是一种半导体存储器，主要的作用原理是利用电容内存储电荷的多寡来代表一个二进制比特（bit）是1还是0。由于在现实中晶体管会有漏电电流的现象，导致电容上所存储的电荷数量并不足以正确的判别数据，而导致数据毁损。因此对于DRAM来说，周期性地充电是一个无可避免的要件。由于这种需要定时刷新的特性，因此被称为“动态”存储器。相对来说，静态存储器（SRAM）只要存入数据后，纵使不刷新也不会丢失记忆。

基于 MAXII 的CPLD 对mobil DRAM 的读写操作

基于 MAXII 的CPLD 对mobil DRAM 的读写操作，内带源码和测试激励文件

标签： MAXII mobil CPLD DRAM

上传时间： 2013-08-22

上传用户：luopoguixiong
DRAM内存模块的设计技术

第二部分：DRAM 内存模块的设计技术..............................................................143第一章 SDR 和DDR 内存的比较..........................................................................143第二章内存模块的叠层设计.............................................................................145第三章内存模块的时序要求.............................................................................1493.1 无缓冲（Unbuffered）内存模块的时序分析.......................................1493.2 带寄存器（Registered）的内存模块时序分析...................................154第四章内存模块信号设计.................................................................................1594.1 时钟信号的设计.......................................................................................1594.2 CS 及CKE 信号的设计..............................................................................1624.3 地址和控制线的设计...............................................................................1634.4 数据信号线的设计...................................................................................1664.5 电源，参考电压Vref 及去耦电容.........................................................169第五章内存模块的功耗计算.............................................................................172第六章实际设计案例分析.................................................................................178 目前比较流行的内存模块主要是这三种：SDR，DDR，RAMBUS。其中，RAMBUS内存采用阻抗受控制的串行连接技术,在这里我们将不做进一步探讨，本文所总结的内存设计技术就是针对SDRAM 而言(包括SDR 和DDR)。现在我们来简单地比较一下SDR 和DDR，它们都被称为同步动态内存，其核心技术是一样的。只是DDR 在某些功能上进行了改进，所以DDR 有时也被称为SDRAM II。DDR 的全称是Double Data Rate，也就是双倍的数据传输率，但是其时钟频率没有增加，只是在时钟的上升和下降沿都可以用来进行数据的读写操作。对于SDR 来说,市面上常见的模块主要有PC100/PC133/PC166,而相应的DDR内存则为DDR200(PC1600)/DDR266(PC2100)/DDR333(PC2700)。

标签： DRAM 内存模块设计技术

上传时间： 2014-01-13

上传用户：euroford
DRAM内存模块的设计技术

第二部分：DRAM 内存模块的设计技术..............................................................143第一章 SDR 和DDR 内存的比较..........................................................................143第二章内存模块的叠层设计.............................................................................145第三章内存模块的时序要求.............................................................................1493.1 无缓冲（Unbuffered）内存模块的时序分析.......................................1493.2 带寄存器（Registered）的内存模块时序分析...................................154第四章内存模块信号设计.................................................................................1594.1 时钟信号的设计.......................................................................................1594.2 CS 及CKE 信号的设计..............................................................................1624.3 地址和控制线的设计...............................................................................1634.4 数据信号线的设计...................................................................................1664.5 电源，参考电压Vref 及去耦电容.........................................................169第五章内存模块的功耗计算.............................................................................172第六章实际设计案例分析.................................................................................178 目前比较流行的内存模块主要是这三种：SDR，DDR，RAMBUS。其中，RAMBUS内存采用阻抗受控制的串行连接技术,在这里我们将不做进一步探讨，本文所总结的内存设计技术就是针对SDRAM 而言(包括SDR 和DDR)。现在我们来简单地比较一下SDR 和DDR，它们都被称为同步动态内存，其核心技术是一样的。只是DDR 在某些功能上进行了改进，所以DDR 有时也被称为SDRAM II。DDR 的全称是Double Data Rate，也就是双倍的数据传输率，但是其时钟频率没有增加，只是在时钟的上升和下降沿都可以用来进行数据的读写操作。对于SDR 来说,市面上常见的模块主要有PC100/PC133/PC166,而相应的DDR内存则为DDR200(PC1600)/DDR266(PC2100)/DDR333(PC2700)。

标签： DRAM 内存模块设计技术

上传时间： 2013-10-18

上传用户：宋桃子
免费的AHDL模块库,包括IIC控制器,DRAM控制器,UART等28个模块,AHDL源代码

免费的AHDL模块库,包括IIC控制器,DRAM控制器,UART等28个模块,AHDL源代码

标签： AHDL DRAM UART IIC

上传时间： 2013-12-30

上传用户：thesk123
use dsp5402 DRAM to let green led flashing in order to test dsp

use dsp5402 DRAM to let green led flashing in order to test dsp

标签： dsp flashing green order

上传时间： 2015-04-16

上传用户：zhangyi99104144
2410 nand boot load!（4K DRAM) 0地址开始运行

2410 nand boot load!（4K DRAM) 0地址开始运行，没有象VIVI拷贝自身到高端内存运行，可以用它加载UBOOT。也可以改写它用来引导自己的系统

标签： 2410 nand boot DRAM

上传时间： 2014-01-12

上传用户：xuanjie
三星公司SDRAM（K4S643232H-TC/L60 4 Banks x 512K x 32Bit Synchronous DRAM）器件操作时序

三星公司SDRAM（K4S643232H-TC/L60 4 Banks x 512K x 32Bit Synchronous DRAM）器件操作时序，本中文的页码和原英文对应的页码内容相对应

标签： Synchronous 643232 SDRAM Banks

上传时间： 2015-05-26

上传用户：lingzhichao
本程式為使用Verilog語言寫控制DRAM的控制模塊, 可以簡易的控制DRAM IC, 本程式已經過系統驗證.

本程式為使用Verilog語言寫控制DRAM的控制模塊, 可以簡易的控制DRAM IC, 本程式已經過系統驗證.

标签： DRAM Verilog 控制程式

上传时间： 2014-01-14

上传用户：tzl1975
vhdl SOPC solution sram DRAM uart

vhdl SOPC solution sram DRAM uart

标签： solution vhdl SOPC DRAM

上传时间： 2014-01-05

上传用户：qq521
vhdl SOPC solution sram DRAM uart -2

vhdl SOPC solution sram DRAM uart -2

标签： solution vhdl SOPC DRAM

上传时间： 2014-09-11

上传用户：youth25

DRAM

基于 MAXII 的CPLD 对mobil DRAM 的读写操作

DRAM内存模块的设计技术

DRAM内存模块的设计技术

免费的AHDL模块库,包括IIC控制器,DRAM控制器,UART等28个模块,AHDL源代码

use dsp5402 DRAM to let green led flashing in order to test dsp

2410 nand boot load!（4K DRAM) 0地址开始运行

三星公司SDRAM（K4S643232H-TC/L60 4 Banks x 512K x 32Bit Synchronous DRAM）器件操作时序

本程式為使用Verilog語言寫控制DRAM的控制模塊, 可以簡易的控制DRAM IC, 本程式已經過系統驗證.

vhdl SOPC solution sram DRAM uart

vhdl SOPC solution sram DRAM uart -2