Hyperlynx仿真应用:阻抗匹配.下面以一个电路设计为例，简单介绍一下PCB仿真软件在设计中的使用。下面是一个DSP硬件电路部分元件位置关系(原理图和PCB使用PROTEL99SE设计)，其中DRAM作为DSP的扩展Memory(64位宽度，低8bit还经过3245接到FLASH和其它芯片)，DRAM时钟频率133M。因为频率较高，设计过程中我们需要考虑DRAM的数据、地址和控制线是否需加串阻。下面，我们以数据线D0仿真为例看是否需要加串阻。模型建立首先需要在元件公司网站下载各器件IBIS模型。然后打开Hyperlynx,新建LineSim File(线路仿真—主要用于PCB前仿真验证)新建好的线路仿真文件里可以看到一些虚线勾出的传输线、芯片脚、始端串阻和上下拉终端匹配电阻等。下面，我们开始导入主芯片DSP的数据线D0脚模型。左键点芯片管脚处的标志，出现未知管脚，然后再按下图的红线所示线路选取芯片IBIS模型中的对应管脚。 3http://bbs.elecfans.com/ 电子技术论坛 http://www.elecfans.com 电子发烧友点OK后退到“ASSIGN Models”界面。选管脚为“Output”类型。这样，一样管脚的配置就完成了。同样将DRAM的数据线对应管脚和3245的对应管脚IBIS模型加上(DSP输出，3245高阻，DRAM输入)。下面我们开始建立传输线模型。左键点DSP芯片脚相连的传输线，增添传输线，然后右键编辑属性。因为我们使用四层板，在表层走线，所以要选用“Microstrip”，然后点“Value”进行属性编辑。这里，我们要编辑一些PCB的属性，布线长度、宽度和层间距等，属性编辑界面如下：再将其它传输线也添加上。这就是没有加阻抗匹配的仿真模型(PCB最远直线间距1.4inch，对线长为1.7inch)。现在模型就建立好了。仿真及分析下面我们就要为各点加示波器探头了，按照下图红线所示路径为各测试点增加探头：为发现更多的信息，我们使用眼图观察。因为时钟是133M，数据单沿采样，数据翻转最高频率为66.7M，对应位宽为7.58ns。所以设置参数如下：之后按照芯片手册制作眼图模板。因为我们最关心的是接收端(DRAM)信号，所以模板也按照DRAM芯片HY57V283220手册的输入需求设计。芯片手册中要求输入高电平VIH高于2.0V，输入低电平VIL低于0.8V。DRAM芯片的一个NOTE里指出，芯片可以承受最高5.6V，最低-2.0V信号(不长于3ns)：按下边红线路径配置眼图模板：低8位数据线没有串阻可以满足设计要求，而其他的56位都是一对一，经过仿真没有串阻也能通过。于是数据线不加串阻可以满足设计要求，但有一点需注意，就是写数据时因为存在回冲，DRAM接收高电平在位中间会回冲到2V。因此会导致电平判决裕量较小，抗干扰能力差一些，如果调试过程中发现写RAM会出错，还需要改版加串阻。
上传时间： 2013-12-17
上传用户：debuchangshi
uCLinux默认的根文件系统是romfs，由于romfs是一个只读的文件系统，当你的嵌入式设备动态的修改了一些文件，它无法保存。JFFS而可以动态的把DRAM中的数据烧入Flash中，此文件是实现他的一个MTD文件
上传时间： 2013-12-24
上传用户：tedo811
FPGA内嵌的BRAM资源很少，此代码为DRAM代码风格，可以极大程度上减少FPGA内嵌资源的消耗。txt文档中含源代码，直接粘成vhdl即可
上传时间： 2015-11-29
上传用户：asddsd
通过环路串口判断串行通信电平转换芯片功能是否正常，并通过读写DRAM 判断硬件。
上传时间： 2014-01-16
上传用户：frank1234
The main MIPS processor of SMP8630 comes with a JTAG interface, allowing: access to caches and data bus (DRAM) with a bandwidth of about 200kbit/s examining the processor state whatever the execution mode (monice) connecting to monice using mdi-server and using a gdb client on the processor to step and break accurately whatever the execution mode running semi-hosted applications fl ash write tool memory testing (MT command) real-time traces: has not been built in CPU (Config3_TL=0) and only supported by MajicPLUS probes (maybe built into emulator?)
标签： interface processor allowing access
上传时间： 2013-12-19
上传用户：youke111
管脚号 管脚名称 LEVER 管脚功能描述 1 VSS 0V 电源地 2 VDD 5.0V 电源电压 3 VEE 5.0V~(-13V) 液晶显示器驱动电压 4 D/I H/L D/I=“H”,表示DB7~DB0为显示数据 D/I=“L”,表示DB7~DB0为显示指令数据 5 R/W H/L R/W=“H”,E=“H”,数据被读到DB7~DB0 R/W=“L”,E=“H→L”, DB7~DB0的数据被写到IR或DR 6 E H/L 使能信号：R/W=“L”,E信号下降沿锁存DB7~DB0 R/W=“H”,E=“H” DRAM数据读到DB7~DB0 7 DB0 H/L 数据线 8 DB1 H/L 数据线 9 DB2 H/L 数据线 10 DB3 H/L 数据线 11 DB4 H/L 数据线 12 DB5 H/L 数据线 13 DB6 H/L 数据线 14 DB7 H/L 数据线 15 CS1 L （19264A) 选择IC1,即（左）64列 16 RESET L 复位控制信号，RST=0有效 17 CS2 L （19264A) 选择IC2,即（中）64列 18 CS3 L （19264A) 选择IC3,即（右）64列 19 V0 -9V Negative Voltage for LCD driving 20 LED+ +5.0V The LED supply
上传时间： 2014-01-01
上传用户：541657925
1．在订单数据库orderDB中，完成如下的查询： （1）用子查询查询员工“张小娟”所做的订单信息。 （2）查询没有订购商品的且在北京地区的客户编号，客户名称和邮政编码，并按邮政编码降序排序。 （3）查询订购了“32M DRAM”商品的订单编号，订货数量和订货单价。 （4）查询与员工编号“E2008005”在同一个部门的员工编号，姓名，性别，所属部门。 （5）查询既订购了P20050001商品，又订购了P20070002商品的客户编号，订单编号和订单金额 （6）查询没有订购“52倍速光驱”或“17寸显示器”的客户编号，客户名称。 （7）查询订单金额最高的订单编号，客户姓名，销售员名称和相应的订单金额。 （8）查询订购了“52倍速光驱”商品的订购数量，订购平均价和订购总金额。 （9）查询订购了“52倍速光驱”商品且订货数量界于2~4之间的订单编号，订货数量和订货金额。 （10）在订单主表中查询每个业务员的订单数量 （11）统计在业务科工作且在1973年或1967年出生的员工人数和平均工资。 （12）在订单明细表中统计每种商品的销售数量和金额，并按销售金额的升序排序输出。 （13）统计客户号为“C20050001”的客户的订单数，订货总额和平均订货金额 （14）统计每个客户的订单数，订货总额和平均订货金额。 （15）查询订单中至少包含3种（含3种）以上商品的订单编号及订购次数，且订购的商品数量在3件（含3件）以上。
上传时间： 2019-05-24
上传用户：kk开开
基于FPGA设计的sDRAM读写测试实验Verilog逻辑源码Quartus工程文件+文档说明，DRAM选用海力士公司的 HY57V2562 型号,容量为的 256Mbit,采用了 54 引脚的TSOP 封装, 数据宽度都为 16 位, 工作电压为 3.3V,并丏采用同步接口方式所有的信号都是时钟信号。FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。timescale 1ps/1psmodule top(input clk,input rst_n,output[1:0] led,output sDRAM_clk, //sDRAM clockoutput sDRAM_cke, //sDRAM clock enableoutput sDRAM_cs_n, //sDRAM chip selectoutput sDRAM_we_n, //sDRAM write enableoutput sDRAM_cas_n, //sDRAM column address strobeoutput sDRAM_ras_n, //sDRAM row address strobeoutput[1:0] sDRAM_dqm, //sDRAM data enable output[1:0] sDRAM_ba, //sDRAM bank addressoutput[12:0] sDRAM_addr, //sDRAM addressinout[15:0] sDRAM_dq //sDRAM data);parameter MEM_DATA_BITS = 16 ; //external memory user interface data widthparameter ADDR_BITS = 24 ; //external memory user interface address widthparameter BUSRT_BITS = 10 ; //external memory user interface burst widthparameter BURST_SIZE = 128 ; //burst sizewire wr_burst_data_req; // from external memory controller,write data request ,before data 1 clockwire wr_burst_finish; // from external memory controller,burst write finish
标签： fpga sDRAM verilog quartus
上传时间： 2021-12-18
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1. Scope ......................................................................................................................................................................... 12. DDR4 SDRAM Package Pinout and Addressing ....................................................................................................... 22.1 DDR4 SDRAM Row for X4,X8 and X16 ................................................................................................................22.2 DDR4 SDRAM Ball Pitch........................................................................................................................................22.3 DDR4 SDRAM Columns for X4,X8 and X16 ..........................................................................................................22.4 DDR4 SDRAM X4/8 Ballout using MO-207......................................................................................................... 22.5 DDR4 SDRAM X16 Ballout using MO-207.............................................................................................................32.6 Pinout Description ..................................................................................................................................................52.7 DDR4 SDRAM Addressing.....................................................................................................................................73. Functional Description ...............................................................................................................................................83.1 Simplified State Diagram ....................................................................................................................................83.2 Basic Functionality..................................................................................................................................................93.3 RESET and Initialization Procedure .....................................................................................................................103.3.1 Power-up Initialization Sequence .............................................................................................................103.3.2 Reset Initialization with Stable Power ......................................................................................................113.4 Register Definition ................................................................................................................................................123.4.1 Programming the mode registers .............................................................................................................123.5 Mode Register ......................................................................................................................................................134. DDR4 SDRAM Command Description and Operation ............................................................................................. 244.1 Command Truth Table ..........................................................................................................................................244.2 CKE Truth Table ...................................................................................................................................................254.3 Burst Length, Type and Order ..............................................................................................................................264.3.1 BL8 Burst order with CRC Enabled .........................................................................................................264.4 DLL-off Mode & DLL on/off Switching procedure ................................................................................................274.4.1 DLL on/off switching procedure ...............................................................................................................274.4.2 DLL “on” to DLL “off” Procedure ..............................................................................................................274.4.3 DLL “off” to DLL “on” Procedure ..............................................................................................................284.5 DLL-off Mode........................................................................................................................................................294.6 Input Clock Frequency Change ............................................................................................................................304.7 Write Leveling.......................................................................................................................................................314.7.1 DRAM setting for write leveling & DRAM termination function in that mode ............................................324.7.2 Procedure Description .............................................................................................................................334.7.3 Write Leveling Mode Exit .........................................................................................................................34
标签： DDR4
上传时间： 2022-01-09
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[AN225301]使用Excelon LP SPI F-RAM低功耗模式进行设计铁电随机存储器（F-RAM），相对于其它类型的半导体技术而言，铁电随机存储器（F-RAM）具有一些独一无二的特性。已经确定的半导体存储器可以分为两类：易失性和非易失性。易失性存储器包括静态随机存取存储器（SRAM）和动态随机存取存储器（DRAM）以及其他类型存储器。RAM类型存储器易于使用，高性能，但它们有着共同的弱点：在掉电的情况下会失去所保存的数据。
上传时间： 2022-06-25
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