异步FIFO是用来适配不同时钟域之间的相位差和频率飘移的重要模块。本文设计的异步FIFO采用了格雷（GRAY）变换技术和双端口RAM实现了不同时钟域之间的数据无损传输。该结构利用了GRAY变换的特点，使得整个系统可靠性高和抗干扰能力强，系统可以工作在读写时钟频率漂移达到正负300PPM的恶劣环境。并且由于采用了模块化结构，使得系统具有良好的可扩充性。
上传时间： 2013-08-08
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多时钟域的异步信号的参考解决
上传时间： 2013-11-06
上传用户：极客
FPGA VERILOG 用DCFIFO实现 跨时钟域的数据传输，已验证，直接可用
上传时间： 2014-01-07
上传用户：jichenxi0730
alteral FPGA VERILOG 利用 ROM DCFIFO 和RAM 实现高速到低速时钟域的数据传输 ，值得学习。
标签： alteral VERILOG DCFIFO FPGA
上传时间： 2013-12-26
上传用户：lepoke
多时钟域下同步逻辑的RTL代码（包括数据同步器和控制信号万能同步器）
上传时间： 2014-01-07
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一种将异步时钟域转换成同步时钟域的方法，可节省资源，避免格雷码转换。
上传时间： 2016-12-07
上传用户：csgcd001
任意时钟配比的异步fifo.含有synplify ip库中的双端口ram。用于处理多时钟域问题。
上传时间： 2014-12-04
上传用户：天涯
异步FIFO是用来适配不同时钟域之间的相位差和频率飘移的重要模块。本文设计的异步FIFO采用了格雷（GRAY）变换技术和双端口RAM实现了不同时钟域之间的数据无损传输。该结构利用了GRAY变换的特点，使得整个系统可靠性高和抗干扰能力强，系统可以工作在读写时钟频率漂移达到正负300PPM的恶劣环境。并且由于采用了模块化结构，使得系统具有良好的可扩充性。
上传时间： 2017-05-27
上传用户：xinzhch
只有最初级的逻辑电路才使用单一的时钟。大多数与数据传输相关的应用都有与生俱来的挑战，即跨越多个时钟域的数据移动，本文将介绍怎样在同步设计中处理异步信号
上传时间： 2016-08-22
上传用户：yyq123456789
基于多时钟的处理，在跨时钟域的处理上有优势
标签： 多时钟
上传时间： 2014-08-20
上传用户：zhuoying119
