FPGA VERILOG 用DCFIFO实现 跨时钟域的数据传输，已验证，直接可用
标签： VERILOG DCFIFO FPGA 时钟域
上传时间： 2014-01-07
上传用户：jichenxi0730
alteral FPGA VERILOG 利用 ROM DCFIFO 和RAM 实现高速到低速时钟域的数据传输 ，值得学习。
标签： alteral VERILOG DCFIFO FPGA
上传时间： 2013-12-26
上传用户：lepoke
