verilogHDL

基于FPGA的遗传算法的硬件实现

遗传算法是一种基于自然选择原理的优化算法，在很多领域有着广泛的应用。但是，遗传算法使用计算机软件实现时，会随着问题复杂度和求解精度要求的提高，产生很大的计算延时，这种计算的延时限制了遗传算法在很多实时性要求较高场合的应用。为了提升运行速度，可以使用FPGA作为硬件平台，设计数字系统完成遗传算法。和软件实现相比，硬件实现尽管在实时性和并行性方面具有很大优势，但同时会导致系统的灵活性不足、通用性不强。本文针对上述矛盾，使用基于功能的模块化思想，将基于FPGA的遗传算法硬件平台划分成两类模块：系统功能模块和算子功能模块。针对不同问题，可以在保持系统功能模块不变的前提下，选择不同的遗传算子功能模块完成所需要的优化运算。本文基于Xilinx公司的Virtex5系列FPGA平台，使用verilogHDL语言实现了伪随机数发生模块、随机数接口模块、存储器接口/控制模块和系统控制模块等系统功能模块，以及基本位交叉算子模块、PMX交叉算子模块、基本位变异算子模块、交换变异算子模块和逆转变异算子模块等遗传算法功能模块，构建了系统功能构架和遗传算子库。该设计方法不仅使遗传算法平台在解决问题时具有更高的灵活性和通用性，而且维持了系统架构的稳定。本文设计了多峰值、不连续、不可导函数的极值问题和16座城市的旅行商问题 (TSP)对遗传算法硬件平台进行了测试。根据测试结果，该硬件平台表现良好，所求取的最优解误差均在1％以内。相对于软件实现，该系统在求解一些复杂问题时，速度可以提高2个数量级。最后，本文使用FPGA实现了粗粒度并行遗传算法模型，并用于 TSP问题的求解。将硬件平台的运行速度在上述基础上提高了近1倍，取得了显著的效果。关键词：遗传算法，硬件实现，并行设计，FPGA，TSP

标签： FPGA 算法硬件实现

上传时间： 2013-06-15

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Verilog HDL高级数字设计

·作者：[美]Michael D.Ciletti出版社：电子工业出版社内容简介：本书通过大量完整的实例讲解了使用verilogHDL进行超大规模集成电路设计的结构化建模方法、关键步骤和设计验证方法等实用内容。全书共分11章，涵盖了建模、结构平衡、功能验证、故障模拟和逻辑合成等关键问题，还有合成后设计确认、定时分析及可测性设计等内容。

标签： Verilog nbsp HDL 数字设计

上传时间： 2013-06-19

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verilogHDL数字系统设计及其应用

· 本书系统地介绍了一种在专用集成电路设计领域具有广泛应用前景的硬件描述语言——Verilog HDL语言。利用Verilog HDL语言设计数字逻辑电路和数字系统的新方法，是电子电路设计方法的一次革命性的变化，也是21世纪的电子工程师所必须掌握的专门知识。本书共分12章。第1章对硬件描述语言进行了概述，并给出了EDA的典型设计流程与有关硬件

标签： verilogHDL 数字系统设计

上传时间： 2013-07-14

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FPGA的基础知识和概念

具体内容主要包括以下几个方面：1、FPGA的基础知识和概念，设计流程。2、QuartuII软件使用方法和技巧3、verilogHDL语言设计方法和技巧4、基于FPGA的嵌入式系统设计(NIOSII设计)5、FPGA硬件电路板设计6、其他专题讨论(如Memory控制器设计，图像处理算法设计，通信系统算法设计等)

标签： FPGA 基础知识

上传时间： 2013-08-07

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verilog hdl 夏宇闻数字逻辑设计

复杂数字逻辑系统的verilogHDL 设计技术和方法

标签： verilog hdl 数字逻辑设计

上传时间： 2014-12-23

上传用户：niumeng16
一种在FPGA上实现的FIR滤波器的资源优化算法

在数字滤波器中，FIR滤波器是一种结构简单且总是稳定的滤波器，同时也只有FIR滤波器拥有线性相位的特性。传统的直接型滤波器运算速度过慢，而改进型的DA结构的滤波器需要过高的芯片面积消耗大量的逻辑资源很难达到运算速度以及逻辑资源节约的整体优化。本文提出了一种基于RAG算法的FIR滤波器，与传统的基于DA算法的滤波器结构的滤波器相比，RAG算法简化了FIR滤波器乘法模块的结构，减少了逻辑资源的消耗和硬件实现面积，提高了计算速度。本文设计的16阶FIR滤波器用verilogHDL进行描述，并综合到Altera公司的CycloneⅡ系列FPGA中。仿真实验表明基于RAG算法的FIR滤波器达到了逻辑资源的节约和运算速度的提高的整体优化效果。

标签： FPGA FIR 滤波器优化算法

上传时间： 2014-12-28

上传用户：feilinhan
基于FPGA的10M/100M以太网控制器的设计

介绍了一种10M/ 100M 以太网控制器的实现方法,该控制器以FIFO 作为帧缓存,通过程序设计实现10M/ 100M 自适应,设计中采用WS 接口,提高了设计的灵活行,可以实现与其他SOC 的互连[1 ] ,该设计采用verilogHDL 硬件描述语言编程,基于ISE 开发环境,在Xilinx 公司的Spartan2 Ⅲ系列FPGA XC3S1000242FT256C 上实现。关键词:以太网MAC;10M/ 100M; FPGA ;verilogHDL

标签： FPGA 100 10 以太网控制器

上传时间： 2013-10-18

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一种数字无线收发系统设计

介绍了无线收发系统的设计过程，该系统以FPGA作为数字中频处理部分，发射机采用FM调制对信号进行处理，接收机采用数字下变频与欠采样技术，将中频信号降采样后解调，得到原信号。系统采用分模块式设计，对电路各个模块的功能和实现加以说明，设计思路灵活，结构清晰。电路在Protel99中设计完成，并用verilogHDL语言对数字中频进行编程和程序仿真。系统已经做成实体，可以实现信号的无线发射与接收，达到设计提出的要求。

标签： 数字无线收发系统设计

上传时间： 2013-10-16

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音频信号数字化光纤传输实验仪信道的设计与实现

介绍音频信号数字通信实验装置设计的实现过程，该装置以FPGA为主控芯片，以光纤为通讯媒介，将音频信号数字化后通过光纤实现传输，并对电路各个模块的功能及实现加以说明。实验装置采用分模块式的设计，设计思路灵活，结构清晰。电路在Altium Designer和Protel99中设计完成，并且在QuartusⅡ环境下用verilogHDL语言进行编程并对程序进行仿真。该装置已做成了实体，可以实现音频信号的发射与接收，达到设计提出的要求。

标签： 音频信号数字化光纤传输信道

上传时间： 2013-10-18

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一种在FPGA上实现的FIR滤波器的资源优化算法

在数字滤波器中，FIR滤波器是一种结构简单且总是稳定的滤波器，同时也只有FIR滤波器拥有线性相位的特性。传统的直接型滤波器运算速度过慢，而改进型的DA结构的滤波器需要过高的芯片面积消耗大量的逻辑资源很难达到运算速度以及逻辑资源节约的整体优化。本文提出了一种基于RAG算法的FIR滤波器，与传统的基于DA算法的滤波器结构的滤波器相比，RAG算法简化了FIR滤波器乘法模块的结构，减少了逻辑资源的消耗和硬件实现面积，提高了计算速度。本文设计的16阶FIR滤波器用verilogHDL进行描述，并综合到Altera公司的CycloneⅡ系列FPGA中。仿真实验表明基于RAG算法的FIR滤波器达到了逻辑资源的节约和运算速度的提高的整体优化效果。

标签： FPGA FIR 滤波器优化算法

上传时间： 2014-01-02

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