verilog

verilogHDL是一种硬件描述语言，以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。verilogHDL和VHDL是世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。前者由GatewayDesignAutomation公司（该公司于1989年被Cadence公司收购）开发。两种HDL均为IEEE标准。[1]

本文件是pci的verilog源代码程序

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标签： verilog pci 源代码程序

上传时间： 2015-05-14

上传用户：1079836864
verilog具体讲解

verilog具体讲解

标签： verilog

上传时间： 2013-12-17

上传用户：yxgi5
推荐下载,verilog状态机实例.体现了流水线思想的应用

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标签： verilog 状态流水线

上传时间： 2014-01-25

上传用户：1101055045
推荐下载,verilog处理器设计实例.体现了结构描述和寄存器传输描述的应用

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标签： verilog 处理器传输

上传时间： 2015-05-14

上传用户：yuzsu
强烈推荐下载,verilog状态机实例.可以在modelsim下运行.

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标签： modelsim verilog 状态

上传时间： 2014-01-06

上传用户：GavinNeko
还是一个verilog原代码,可以在modelsim下运行,强烈推荐下载

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标签： modelsim verilog 代码

上传时间： 2015-05-14

上传用户：亚亚娟娟123
arm verilog hdl ip core

arm verilog hdl ip core

标签： verilog core arm hdl

上传时间： 2014-01-14

上传用户：wang0123456789
维特比解码器低功耗设计verilog编码完整的程序可直接用

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标签： verilog 解码器低功耗设计编码

上传时间： 2013-12-18

上传用户：silenthink
Arbiter.v verilog实现三路请求

Arbiter.v verilog实现三路请求，使用循环策略的仲裁器含有看门狗电路

标签： Arbiter verilog

上传时间： 2013-12-10

上传用户：qlpqlq
verilog 实现优化的16位比较器可以输出大于

verilog 实现优化的16位比较器可以输出大于，小于，等于。模块化设计，可扩展为32位

标签： verilog 比较器输出

上传时间： 2015-05-16

上传用户：dongbaobao

verilog

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推荐下载,verilog状态机实例.体现了流水线思想的应用

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还是一个verilog原代码,可以在modelsim下运行,强烈推荐下载

arm verilog hdl ip core

维特比解码器低功耗设计verilog编码完整的程序可直接用

Arbiter.v verilog实现三路请求

verilog 实现优化的16位比较器可以输出大于