用Verilog hDl实现I2C总线功能
上传时间: 2013-11-05
上传用户:sssl
硬件描述语言hDl的现状与发展
上传时间: 2013-11-10
上传用户:sunshie
《Verilog hDl程序设计与实践》系统讲解了Verilog hDl的基本语法和高级应用技巧,对于每个知识点都按照开门见山、自顶向下的方式来组织内容,在介绍相关知识点之前,先告诉读者其出现的背景、本质特征以及应用场景,让读者不仅掌握基本语法,还能够获得深层次理解。从结构上讲,《Verilog hDl程序设计与实践》以Verilog hDl的各方面开发为主线,遵照硬件应用系统开发的基本步骤和思路进行详细讲解,并穿插介绍ISE开发工具的操作技巧与注意事项,具备很强的可读性、指导性和实用性。
上传时间: 2013-11-21
上传用户:silenthink
Verilog hDl入门教程
上传时间: 2013-11-19
上传用户:masochism
本文简单探讨了verilog hDl设计中的可综合性问题,适合hDl初学者阅读 用组合逻辑实现的电路和用时序逻辑实现的 电路要分配到不同的进程中。 不要使用枚举类型的属性。 Integer应加范围限制。 通常的可综合代码应该是同步设计。 避免门级描述,除非在关键路径中。
上传时间: 2013-11-18
上传用户:swaylong
这篇文章讨论了不同hDl代码的编写方式,对综合结果的影响。阅读本文对深入了解综合工具和提高hDl的编写水平有不少帮助,原文时针对Synopsys的综合软件论述的,但对所有综合软件,都有普遍的借鉴意义
标签: Synthesis Coding Styles Guide
上传时间: 2014-01-11
上传用户:亚亚娟娟123
针对Virtex-6 给出了hDl设计指南,其中,赛灵思为每个设计元素给出了四个设计方案元素,并给出了Xilinx认为是最适合你的解决方案。这4个方案包括:实例,推理,CORE Generator或者其他Wizards,宏支持.
上传时间: 2015-01-02
上传用户:pinksun9
本文利用Verilog hDl 语言自顶向下的设计方法设计多功能数字钟,突出了其作为硬件描述语言的良好的可读性、可移植性和易理解等优点,并通过Altera QuartusⅡ 4.1 和ModelSim SE 6.0 完成综合、仿真。此程序通过下载到FPGA 芯片后,可应用于实际的数字钟显示中。 关键词:Verilog hDl;硬件描述语言;FPGA Abstract: In this paper, the process of designing multifunctional digital clock by the Verilog hDl top-down design method is presented, which has shown the readability, portability and easily understanding of Verilog hDl as a hard description language. Circuit synthesis and simulation are performed by Altera QuartusⅡ 4.1 and ModelSim SE 6.0. The program can be used in the truly digital clock display by downloading to the FPGA chip. Keywords: Verilog hDl;hardware description language;FPGA
上传时间: 2013-11-10
上传用户:hz07104032
148个verilog hDl小程序(有很多testbench)——.
上传时间: 2015-01-28
上传用户:tianjinfan
用于计算CRC的verilog hDl源码
上传时间: 2015-02-07
上传用户:569342831