精通verilog hDl语言编程源码之8——异步FIFO设计
标签： verilog FIFO hDl 语言编程
上传时间： 2013-12-16
上传用户：龙飞艇
精通verilog hDl语言编程源码9——RS(204,188)译码器的设计
标签： verilog hDl 204 188
上传时间： 2013-12-20
上传用户：独孤求源
Verilog hDl源码，显示器段数码管数字累加，测试通过
标签： Verilog hDl 源码
上传时间： 2016-11-23
上传用户：Breathe0125
Verilog hDl下的4 位数字频率计控制模块源代码
标签： Verilog hDl 数字频率计 控制模块
上传时间： 2016-11-25
上传用户：ainimao
16阶FIR滤波器--本设计用VERILOG hDl语言串行DA算法实现16阶有限频率响应滤波器！
标签： VERILOG FIR hDl 滤波器
上传时间： 2016-11-26
上传用户：moshushi0009
altera 公司内部PWM的hDl及驱动代码
标签： altera PWM hDl 驱动
上传时间： 2013-12-04
上传用户：diets
本程序是在传输流传输过程中对节目时钟字段进行检测与修改,采用Verilog hDl 语言进行编程。
标签： Verilog hDl 程序 传输流
上传时间： 2013-12-27
上传用户：s363994250
verilog hDl example .many module .
标签： verilog example module many
上传时间： 2014-06-10
Verlog hDl 写得一款32路方波发生器，例子是4路可以自己加，相位可调，频率可调，占空比可调。具体参见readme.doc.此处只提供了源码包含顶层模块sgs32.v 子模块dds.v和pll设置模块altp.v及波形驱动文件
标签： Verlog hDl 方波发生器
上传时间： 2016-12-07
上传用户：daoxiang126
采用Verilog hDl语言编写的曼彻斯特码， 文件列表： help md.v md_tf.v me.v me_tf.v med.v
标签： Verilog hDl 语言 编写
上传时间： 2016-12-08
上传用户：yoleeson
