I saw the light of the future when I first read Ray Kurzweil’s best-seller book The Singularity Is Near: When Humans Transcend Biology. One cubic inch of nanotube cir- cuitry, once fully developed, would be up to one hundred million times more powerful than the human brain.
标签： Predictive Cognitive Warning System Early The
上传时间： 2020-05-26
上传用户：shancjb
This chapter surveys the high temperature and oxygen partial pressure behavior of complex oxide heterostructures as determined by in situ synchrotron X-ray methods. We consider both growth and post-growth behavior, emphasizing the observation of structural and interfacial defects relevant to the size-dependent properties seen in these systems.
标签： Metal-Oxides Thin Film
上传时间： 2020-06-07
上传用户：shancjb
题目描述 某人写了n封信，同时为每一封信写1个信封，共n个信封。如果把所有的信都装错了信封，问共有多少种？（这是组合数学中有名的错位问题。著名数学家伯努利(Bernoulli)曾最先考虑此题。后来，欧拉对此题产生了兴趣，称此题是“组合理论的一个妙题”，独立地解出了此题） 试编程求出完全装错情形的所有方式及其总量s。例如，输入n=3，即有3封信需要装入信封，完全装错的一种方式可以表示为312，表示第1封信装入第3个信封，第2封信装入第1个信封，第3封信装入第2个信封。对于n=3，完全装错的方式共有2种，分别是312和231. 输入 输入一个正整数n(2<=n<=6) 输出 输出完全装错情形的所有方式以及装错方式的总量s (每行输出5种方式，一行中的相邻两种方式之间用1个空格隔开。装错方式输出时，从小到大排列，见输出样例)。 样例输入 4 样例输出 2143 2341 2413 3142 3412 3421 4123 4312 4321 s=9
上传时间： 2020-11-30
上传用户：
基础教程，亲测好用，寄存器级编程！希望对大家有帮助！示例中用到的芯片是STM32F103C8，blue pill 小板，oled 为i2c接口。
上传时间： 2021-10-25
上传用户：
FPGA采样AD9238数据并通过VGA波形显示例程 Verilog逻辑源码Quartus工程文件+文档说明,FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。ADC 模块型号为 AN9238，最大采样率 65Mhz，精度为12 位。实验中把 AN9238 的 2 路输入以波形方式在 HDMI 上显示出来，我们可以用更加直观的方式观察波形，是一个数字示波器雏形。module top( input clk, input rst_n, output ad9238_clk_ch0, output ad9238_clk_ch1, input[11:0] ad9238_data_ch0, input[11:0] ad9238_data_ch1, //vga output output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b //vga blue);wire video_clk;wire video_hs;wire video_vs;wire video_de;wire[7:0] video_r;wire[7:0] video_g;wire[7:0] video_b;wire grid_hs;wire grid_vs;wire grid_de;wire[7:0] grid_r;wire[7:0] grid_g;wire[7:0] grid_b;wire wave0_hs;wire wave0_vs;wire wave0_de;wire[7:0] wave0_r;wire[7:0] wave0_g;wire[7:0] wave0_b;wire wave1_hs;wire wave1_vs;wire wave1_de;wire[7:0] wave1_r;wire[7:0] wave1_g;wire[7:0] wave1_b;wire adc_clk;wire adc0_buf_wr;wire[10:0] adc0_buf_addr;wire[7:0] adc0_bu
上传时间： 2021-10-27
上传用户：qingfengchizhu
FPGA读写SD卡读取BMP图片通过LCD显示例程实验 Verilog逻辑源码Quartus工程文件+文档说明,FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。1 实验简介在前面的实验中我们练习了 SD 卡读写，VGA 视频显示等例程，本实验将 SD 卡里的 BMP 图片读出，写入到外部存储器，再通过 VGA、LCD 等显示。本实验如果通过液晶屏显示，需要有液晶屏模块。2 实验原理在前面的实验中我们在 VGA、LCD 上显示的是彩条，是 FPGA 内部产生的数据，本实验将彩条替换为 SD 内的 BMP 图片数据，但是 SD 卡读取速度远远不能满足显示速度的要求，只能先写入外部高速 RAM，再读出后给视频时序模块显示module top( input clk, input rst_n, input key1, output [5:0] seg_sel, output [7:0] seg_data, output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b, //vga blue output sd_ncs, //SD card chip select (SPI mode) output sd_dclk, //SD card clock output sd_mosi, //SD card controller data output input sd_miso, //SD card controller data input output sdram_clk, //sdram clock output sdram_cke, //sdram clock enable output sdram_cs_n, //sdram chip select output sdram_we_n, //sdram write enable output sdram_cas_n, //sdram column address strobe output sdram_ras_n, //sdram row address strobe output[1:0] sdram_dqm, //sdram data enable output[1:0] sdram_ba, //sdram bank address output[12:0] sdram_addr, //sdram address inout[15:0] sdram_dq //sdram data);parameter MEM_DATA_BITS = 16 ; //external memory user interface data widthparameter ADDR_BITS = 24
标签： fpga
上传时间： 2021-10-27
上传用户：
基于NE555设计的声音传感器模块ALTIUM硬件原理图+PCB文件，2层板设计，大小为29x30mm，Altium Designer 设计的工程文件，包括原理图及PCB文件，可以用Altium(AD)软件打开或修改，可作为你的产品设计的参考。主要器件型号列表如下：Library Component Count : 8Name Description----------------------------------------------------------------------------------------------------2N3904 NPN General Purpose AmplifierCap CapacitorComponent_1_1 Header 3H Header, 3-Pin, Right AngleLED3 Typical BLUE SiC LEDMKF 麦克风Res 电阻Res2 Resistor
上传时间： 2021-11-17
上传用户：
BTS7960大功率直流电机驱动板ALTIUM设计硬件原理图+PCB文件,2层板设计，大小为66*76mm, 包括完整的原理图和PCB工程文件，可以做为你的设计参考。主要器件如下：Library Component Count : 13Name Description----------------------------------------------------------------------------------------------------CPDR 瓷片电容Component_1_1 DG 电感DJDR 电解电容Header 2 Header, 2-PinLED 发光二极管LED3 Typical BLUE SiC LEDLM2576HVT-3.3 Simple Switcher 3A Step Down Voltage RegulatorPZ_2 排针——2RES2 Res 电阻TLP521-1WY2JG 稳压二级管
上传时间： 2021-11-21
上传用户：
FPGA读取OV5640摄像头数据并通过VGA或LCD屏显示输出的Verilog逻辑源码Quartus工程文件+文档说明，FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。module top( input clk, input rst_n, output cmos_scl, //cmos i2c clock inout cmos_sda, //cmos i2c data input cmos_vsync, //cmos vsync input cmos_href, //cmos hsync refrence,data valid input cmos_pclk, //cmos pxiel clock output cmos_xclk, //cmos externl clock input [7:0] cmos_db, //cmos data output cmos_rst_n, //cmos reset output cmos_pwdn, //cmos power down output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b, //vga blue output sdram_clk, //sdram clock output sdram_cke, //sdram clock enable output sdram_cs_n, //sdram chip select output sdram_we_n, //sdram write enable output sdram_cas_n, //sdram column address strobe output sdram_ras_n, //sdram row address strobe output[1:0] sdram_dqm, //sdram data enable output[1:0] sdram_ba, //sdram bank address output[12:0] sdram_addr, //sdram address inout[15:0] sdram_dq //sdram data);
上传时间： 2021-12-18
上传用户：
基于FPGA设计的字符VGA LCD显示实验Verilog逻辑源码Quartus工程文件+文档说明,通过字符转换工具将字符转换为 8 进制 mif 文件存放到单端口的 ROM IP 核中，再从ROM 中把转换后的数据读取出来显示到 VGA 上，FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。module top( input clk, input rst_n, //vga output output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b //vga blue );wire video_clk;wire video_hs;wire video_vs;wire video_de;wire[7:0] video_r;wire[7:0] video_g;wire[7:0] video_b;wire osd_hs;wire osd_vs;wire osd_de;wire[7:0] osd_r;wire[7:0] osd_g;wire[7:0] osd_b;assign vga_out_hs = osd_hs;assign vga_out_vs = osd_vs;assign vga_out_r = osd_r[7:3]; //discard low bit dataassign vga_out_g = osd_g[7:2]; //discard low bit dataassign vga_out_b = osd_b[7:3]; //discard low bit data//generate video pixel clockvideo_pll video_pll_m0( .inclk0 (clk ), .c0 (video_clk ));color_bar color_bar_m0( .clk (video_clk ), .rst (~rst_n ), .hs (video_hs ), .vs (video_vs ), .de (video_de ), .rgb_r (video_r ), .rgb_g (video_g ), .rgb_b (video_b ));osd_display osd_display_m0( .rst_n (rst_n ), .pclk (video_clk ), .i_hs (video_hs ), .i_vs (video_vs ), .i_de (video_de ), .i_data ({video_r,video_g,video_b} ), .o_hs (osd_hs ), .o_vs (osd_vs ), .o_de (osd_de ), .o_data ({osd_r,osd_g,osd_b} ));endmodule
上传时间： 2021-12-18
上传用户：
