本论文设计了一种基于FPGA的高速FIR数字滤波器,滤波器实现低通滤波,截止频率为1MHz,通带波纹小于1 dB,阻带最大衰减为-40 dB,输入输出数据为8位二进制,采样频率为10MHz。 论文首先简要介绍了数字滤波器的基本原理和线性FIR数字滤波器的性质、结构,根据滤波器的性能要求选择窗函数、确定系数,在算法上为了满足数字滤波器的要求,对系数放大512倍并取整,并用Matlab对数字滤波器原理进行了证明。同时简述了EDA技术和FPGA设计流程。 其次,论文说明了FIR数字滤波器模块的划分,并用Verilog语言在Modelsim环境下进行了功能测试。对于数字滤波器系数中的-1,-2,4这些简单的系数乘法直接进行移位和取反,可以极大的节省资源和优化设计。而对普通系数乘法采用4-BANT(4bits-at-a-time)的并行算法,用加法累加快速实现了乘积的运算；另外,在本设计进行部分积累加时,采用舍取冗余位,主要是根据设计时已对系数进行了放大,而输出时又要将结果相应的缩小,所以在累加时,提前对部分积缩小,从而减少了运算量,从时间和资源上都得到了优化。 论文的最后分别用Modelsim和Quartus II进行了FIR数字滤波器的前仿真和后仿真,将仿真的结果和Matlab中原理验证时得到的理想值进行了比较,并对所产生的误差进行了分析。仿真结果表明：本16阶FIR数字滤波器设计能够实现截止频率为1MHz的低通滤波,并且工作频率可达150MHz以上。
上传时间： 2013-05-24
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直接数字频率合成(DDS)是七十年代初提出的一种新的频率合成技术，其数字结构满足了现代电子系统的许多要求，因而得到了迅速的发展。现场可编程门阵列器件(FPGA)的出现，改变了现代电子数字系统的设计方法，提供了一种全新的设计模式。本论文结合这两项技术，并利用单片机控制灵活的特点，开发了一种双通道波形发生器。在实现过程中，选用了Altera公司的EP1C6Q240C8芯片作为产生波形数据的主芯片，充分利用了该芯片的超大集成性和快速性。在控制芯片上选用ATMAL的AT89C51单片机作为控制芯片。本设计中，FPGA芯片的设计和与控制芯片的接口设计是一个难点，本文利用Altera的设计工具Quartus Ⅱ并结合Verilog-HDL语言，采用硬件编程的方法很好地解决了这一问题。 本文首先介绍了波形发生器的研究背景和DDS的理论。然后详尽地叙述了用EP1C6Q240C8完成DDS模块的设计过程，这是设计的基础。接着分析了整个设计中应处理的问题，根据设计原理就功能上进行了划分，将整个仪器功能划分为控制模块、外围硬件、FPGA器件三个部分来实现。然后就这三个部分分别详细地进行了阐述。并且通过系列实验，详细地分析了该波形发生器的功能、性能、实现和实验结果。最后，结合在设计中的一些心得体会，提出了本设计中的一些不足和改进意见。通过实验说明，本设计达到了预定的要求，并证明了采用软硬件结合，利用FPGA实现基于DDS架构的双路波形发生器是可行的。
上传时间： 2013-06-09
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当今电子系统的设计是以大规模FPGA为物理载体的系统芯片的设计，基于FPGA的片上系统可称为可编程片上系统(SOPC)。SOPC的设计是以知识产权核(IPCore)为基础，以硬件描述语言为主要设计手段，借助以计算机为平台的EDA工具进行的。 本文在介绍了FPGA与SOPC相关技术的基础上，给出了SOPC技术开发调制解调器的方案。在分析设计软件Matlab/DSP(Digital Signal Processing)。builder以及Quartus Ⅱ开发软件进行SOPC(System On a Programmable Chip)设计流程后，依据调制解调算法提出了一种基于DSP Builder调制解调器的SOPC实现方案，模块化的设计方法大大缩短了调制解调器的开发周期。 在SOPC技术开发调制解调器的过程中，用MATLAB/Simulink的图形方式调用Altera DSP Builder和其他Simulink库中的图形模块(Block)进行系统建模，在Simulink中仿真通过后，利用DSP Builder将Simulink的模型文件(．mdl)转化成通用的硬件描述语言VHDL文件，从而避免了VHDL语言手动编写系统的烦琐过程，将精力集中于算法的优化上。 基于DSP Builder的开发功能，调制解调器电路中的低通滤波器可直接调用FIRIP Core，进一步提高了开发效率。 在进行编译、仿真调试成功后，经过QuartusⅡ将编译生成的编程文件下载到ALTERA公司Cyclone Ⅱ系列的FPGA芯片EP2C5F256C6，完成器件编程，从而给出了一种调制解调器的SOPC系统实现方案。
上传时间： 2013-06-24
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本文主要介绍了基于FPGA的无线信道盲均衡器的设计与实现,在算法上选择了比较成熟的DDLMS和CMA相结合的算法,结构上采用四路正交FIR滤波器模型.在设计的过程中我们采取了用MATLAB进行算法仿真,VerilogHDL语言进行FPGA设计的策略.在硬件描述语言的设计流程中,信道盲均衡器运用了Top-Down的模块化设计方法,大大缩短了设计周期,提高了系统的稳定性和可扩展性.测试结果表明均衡器所有的性能指标均达到预定目标,且工作性能良好,均衡效果较为理想,能够满足指标要求.本课题所设计和实现的信道盲均衡器,为FPGA芯片设计技术做了有益的探索性尝试,对今后无线通信系统中的单芯片可编程系统(SOPC)的设计运用有着积极的借鉴意义.
上传时间： 2013-07-11
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超声理论与技术的快速发展，使超声设备不断更新，超声检查已成为预测和评价疾病及其治疗结果不可缺少的重要方法。超声诊断技术不仅具有安全、方便、无损、廉价等优点，其优越性还在于它选用诊断参数的多样性及其在工程上实现的灵活性。 全数字B超诊断仪基于嵌入式ARM9+FPGA硬件平台、LINUX嵌入式操作系统，是一种新型的、操作方便的、技术含量高的机型。它具有现有黑白B超的基本功能，能够对超声回波数据进行灵活的处理，从而使操作更加方便，图象质量进一步提高，并为远程医疗、图像存储、拷贝等打下基础，是一种很有发展前景、未来市场的主打产品。全数字B型超声诊断仪的基本技术特点是用数字硬件电路来实现数据量极其庞大的超声信息的实时处理，它的实现主要倚重于FPGA技术。现在FPGA已经成为多种数字信号处理（DSP）应用的强有力解决方案。硬件和软件设计者可以利用可编程逻辑开发各种DSP应用解决方案。可编程解决方案可以更好地适应快速变化的标准、协议和性能需求。 本论文首先阐述了医疗仪器发展现状和嵌入式计算机体系结构及发展状况，提出了课题研究内容和目标。然后从B超诊断原理及全数字B超诊断仪设计入手深入分析了B型超声诊断仪的系统的硬件体系机构。对系统的总体框架和ARM模块设计做了描述后，接着分析了超声信号进行数字化处理的各个子模块、可编程逻辑器件的结构特点、编程原理、设计流程以及ARM处理模块和FPGA模块的主要通讯接口。接着，本论文介绍了基于ARM9硬件平台的LINUX嵌入式操作系统的移植和设备驱动的开发，详细描述了B型超声诊断仪的软件环境的架构及其设备驱动的详细设计。最后对整个系统的功能和特点进行了总结和展望。
上传时间： 2013-05-28
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生物识别技术是根据人体自身所固有的生理特征或行为特征来进行身份识别。与传统识别方法相比，生物特征的身份识别技术不存在携带不便、丢失、遗忘等问题。虹膜识别以其精确度高、稳定性好、高独特性、非接触等特点作为一种新兴的生物识别技术使它受到国内外研究人员的重视。 近年虹膜识别理论的发展十分迅速，到目前为止已经有虹膜识别系统投入了商业应用，但大多数此类系统都需要PC作为运行平台而缺乏灵活性。但是嵌入式应用是虹膜识别技术走向实际应用的必然趋势。因此本文提出了一个利用DSP+ARM实现虹膜识别嵌入式应用的一个方案。本系统由6个模块组成：电源管理和监控、虹膜图像采集、虹膜图像处理(DSP)、存储器(SDRAM和FLASH)、人机交互(ARM)以及数据传输部分。 在硬件设计方面介绍了DSP的有关知识和DSP系统硬件设计的过程，讲解了DSP系统各硬件模块的设计与调试。在软件设计方面介绍了利用CCS开发的设计流程和调试经验并且对于如何固化代码使系统硬件自举进行详细阐述，另外还介绍了如何基于WINCE利用ARM系统进行人机界面快速开发。 最后，文章对未来工作方向进行了简要的说明。
上传时间： 2013-04-24
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近年来，随着社会经济的发展，社会对能源的需求量越来越大，对能源的依赖性也越来越强，而同时全球的能源储备越来越少。尤其是中国，几乎所有能源人均都不及世界的一半。2007年“两会”，政府工作报告中明确提出把节能减耗作为工作切入点，并成立国务院节能减排工作领导小组。钢厂作为工业耗能大户，其节能减耗显得尤为重要，旧的分散式能耗测量方法已不能满足需要，提出新的能耗检测方法迫在眉睫。 本文的工作就是以此为大背景，针对钢厂的能源消耗提出一种新型实时测量方法。系统以嵌入式为开发思路、WINCE操作系统丌发监测终端，包括数据采集、数据传输以及数据集中处理显示三部分。数据采集主要依赖传感器和单片机，将采集到的模拟数据转换为数字量并按照协议要求进行格式打包，包括电参数采集、水参数采集和天然气参数采集三部分；数据传输则采用传统的RS485工业控制网络；终端部分则以ARM为载体，WINCE为平台，开发应用程序实时处理数据。 文中详细阐述了整个监测系统的硬件设计思路和软件设计流程。介绍了数据检测原理及过程，给出了底层和终端的系统通信协议及通信流程，同时通过对监测终端的描述详细介绍了WINCE嵌入式操作系统的定制和在ARM9目标板上的移植，并详细阐述了基于WINCE的EVC应用程序开发，给出了部分代码。 本次设计提出了一种新的钢厂能耗数据集中实时采集技术，并完成了系统整体设计。经过测试运行，各项技术性能指标已经达到了设计的要求。
上传时间： 2013-04-24
上传用户：ve3344
随着信息技术的发展和数字化产品的普及以及Intemet广泛深入的应用，从消费电器到工业设备，从民用产品到军用器材，嵌入式系统己被广泛的应用到网络、手持通信设备、消费电子和自动化控制等各个领域。嵌入式系统的广泛应用和发展潜力使其成为21世纪的应用热点之一。为了学习、研究和使用嵌入式技术，国内许多高校都在开展或计划开展嵌入式系统教学。因此，研制基于ARM的嵌入式系统教学实验系统已迫在眉睫。 本文在分析了各种嵌入式教学实验系统功能的基础上，提出并研究设计了一款基于ARM的嵌入式系统教学实验系统。本文概括地阐述了嵌入式系统的概念、设计流程、发展趋势，分析了嵌入式系统教学开展的必要性。根据实验系统的需求分析、功能规划和教学内容安排，设计了一个基于ARM的嵌入式系统教学实验系统的硬件平台，详细论述了硬件平台的设计及实现过程，同时给出了电路原理图。研究了嵌入式操作系统的启动和移植，包括嵌入式操作系统的选型、系统引导程序Bootloader的设计与实现、嵌入式操作系统uCLinux内核的移植。以嵌入式网络为应用背景，分析了嵌入式Boa服务器的程序结构，修改并实现了嵌入式Boa服务器。在Boa服务器的基础上，设计并实现了远程控制嵌入式系统I/O端口的应用程序，实现了通过浏览器控制A/D转换器进行模拟信号采集并获得采样数据的功能。 实验结果表明，所设计的基于ARM的嵌入式系统教学实验系统达到了预期的设计目标，能够满足嵌入式系统教学实验的要求。
上传时间： 2013-05-23
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作为嵌入式系统核心的微处理器，是SOC不可或缺的“心脏”，微处理器的性能直接影响着整个SOC的性能。 与国际先进技术相比，我国在这一领域的研究和开发工作还相当落后，这直接影响到我国信息产业的发展。本着赶超国外先进技术，填补我国在该领域的空白以摆脱受制于国外的目的，我国很多科研单位和公司进行了自己的努力和尝试。经过几年的探索，已经有多种自主知识产权的处理器芯片完成了设计验证并逐渐进入市场化阶段。我国已结束无“芯”的历史，并向设计出更高性能处理器的目标迈进。 艾科创新微电子公司的VEGA处理器，是公司凭借自己的技术力量和科研水平设计出的一款64位高性能RSIC微处理器。该处理器基于MIPSISA构架，采用五级流水线的设计，并且使用了高性能处理器所广泛采用的虚拟内存管理技术。设计过程中采用自上而下的方法，根据其功能将其划分为取指、译码、算术逻辑运算、内存管理、流水线控制和cache控制等几个功能块，使得我们在设计中能够按照其功能和时序要求进行。 本文的首先介绍了MIPS微处理器的特点，通过对MIPS指令集和其五级流水线结构的介绍使得对VEGA的设计有了一个直观的认识。在此基础上提出了VEGA的结构划分以及主要模块的功能。作为采用虚拟内存管理技术的处理器，文章的主要部分介绍了VEGA的虚拟内存管理技术，将VEGA的内存管理单元(MMU)尤其是内部两个翻译后援缓冲(TLB)的设计作为重点给出了流水线处理器设计的方法。结束总体设计并完成仿真后，并不能代表设计的正确性，它还需要我们在实际的硬件平台上进行验证。作为论文的又一重点内容，介绍了我们在VEGA验证过程中使用到的FPGA的主要配置单元，FPGA的设计流程。VEGA的FPGA平台是一完整的计算机系统，我们利用在线调试软件XilinxChipscope对其进行了在线调试，修正其错误。 经过模块设计到最后的FPGA验证，VEGA完成了其逻辑设计，经过综合和布局布线等后端流程，VEGA采用0.18工艺流片后达到120MHz的工作频率，可在其平台上运行Windows-CE和Linux嵌入式操作系统，达到了预计的设计要求。
上传时间： 2013-07-07
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该文探讨了以FPGA(Field Programmable Gates Array)为平台,使用HDL(Hardware Description Language)语言设计并实现符合JPEG静态图象压缩算法基本模式标准的图象压缩芯片.在简要介绍JPEG基本模式标准和FPGA设计流程的基础上,针对JPEG基本模式硬件编码器传统结构的缺点,提出了一种新的改进结构.JPEG基本模式硬件编码器改进结构的设计思想、设计结构和Verilog设计实现在其后章节中进行了详细阐述,并分别给出了改进结构中各个模块的单独测试结果.在该文的测试部分,阐述利用实际图像作为输入,从FPGA的输出得到了正确的压缩图像,计算了相应的图像压缩速度和图象质量指标,并与软件压缩的速度和结果做了对比,提出了未来的改进建议.
上传时间： 2013-04-24
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