曼码解码的VeriLog代码.可以多平台运行,此是第一部分,共四部分.
标签: VeriLog 分 解码 代码
上传时间: 2015-08-19
上传用户:GavinNeko
此是进行循环冗余效验的VeriLog编码,适合多种标准,如CRC16
标签: VeriLog 循环冗余 编码
上传时间: 2013-12-22
上传用户:refent
这是一组VeriLog的代码小程序,适合新手练习使用.
标签: VeriLog 代码 程序
上传用户:dsgkjgkjg
用VeriLog实现基于FPGA的通用分频器
标签: VeriLog FPGA 分频器
上传时间: 2015-08-20
上传用户:songrui
VeriLog实现锁存器,共有四个文件,包含测试文件
标签: VeriLog 锁存器
上传时间: 2013-12-25
上传用户:wpwpwlxwlx
VeriLog HDL实现先进先出栈,不含测试文件
标签: VeriLog HDL 栈
上传用户:rocwangdp
VeriLog实现16*16位乘法器,带测试文件
标签: VeriLog 16 乘法器
上传时间: 2013-12-18
上传用户:天诚24
用VeriLog编写的fir滤波器程序,开发环境可以用ise quartus或active hdl等
标签: VeriLog fir 编写 滤波器
上传时间: 2015-08-21
上传用户:英雄
用VeriLog写的FIR滤波器,不错可以
标签: VeriLog FIR 滤波器
上传用户:清风冷雨
拿VeriLog编写的som(自适应神经网络算法),用于障碍物检测,基于FPGA可综合实验,已经在altera的cylcone上实现
标签: VeriLog som 编写 神经网络算法
上传时间: 2014-01-27
上传用户:坏坏的华仔