VeriLog ADPLL file with testbench.v
标签: testbench VeriLog ADPLL file
上传时间: 2015-07-09
上传用户:cx111111
完整的用VeriLog语言开发的USB2.0 IP核源代码,包括文档、仿真文件
标签: VeriLog USB 2.0 IP核
上传用户:维子哥哥
VeriLog HDL的PLI子程序接口,用于与用户C程序在2个方向上传输数据,可用xilinx ISE,quartusii或modelsim仿真,
标签: VeriLog HDL PLI 程序接口
上传时间: 2013-12-09
上传用户:kr770906
Thomas课本中的VeriLog例子。Thomas的VeriLog在可编程期间领域很有名
标签: VeriLog Thomas 可编程
上传时间: 2013-12-16
上传用户:daoxiang126
crack for ModelSim, a VeriLog, VHDL and mixed VHDL / VeriLog CAD simulator for FPGA, board and IC design.
标签: VeriLog VHDL and for
上传时间: 2015-07-10
上传用户:15736969615
第一章 数字信号处理、计算、程序、 算法和硬线逻辑的基本概念 第二章 VeriLog HDL设计方法概述 第三章 VeriLog HDL的基本语法 第四章 不同抽象级别的VeriLog HDL模型 第五章 基本运算逻辑和它们的VeriLog HDL模型 第六章 运算和数据流动控制逻辑
标签: VeriLog HDL 数字信号处理 基本概念
上传时间: 2014-01-27
上传用户:sclyutian
非常多的VeriLog实例,对于刚入门者比较有用
标签: VeriLog
上传时间: 2015-07-14
上传用户:lwwhust
是一本好书,VeriLog HDL,a guide to digital design and synthesis
标签: synthesis VeriLog digital design
上传用户:熊少锋
VeriLog源码,可实现两位的加法器,在xillinx foundation 3.1下验证通过
标签: VeriLog 源码
上传时间: 2014-11-18
上传用户:123啊
VeriLog编写的状态机检测00100序列. 实现 input:...011000010010000... output:...000000000100100... 并且 用测试模块来验证状态是否正确工作
标签: 000000000100100 011000010010000 VeriLog output
上传用户:ggwz258