这个是用VeriLog做的一个8位功能很弱的CPU
标签: VeriLog CPU 8位
上传时间: 2014-11-23
上传用户:wangchong
UART VeriLog hdl 实现
标签: VeriLog UART hdl
上传时间: 2014-01-11
上传用户:PresidentHuang
FIR滤波器的VeriLog实现,实现6级流水线的程序设计。
标签: VeriLog FIR 滤波器
上传时间: 2015-06-02
上传用户:sjyy1001
VeriLog shi 实现的加法器(8位)适用于初学asic
标签: VeriLog asic shi 8位
上传用户:一诺88
VeriLog 语言综合实践入门, 适合初学者 很好的
标签: VeriLog 语言 实践 初学者
上传时间: 2014-01-14
上传用户:从此走出阴霾
VeriLog 编程 有测试文档 基于查表结构实现 离散余弦变换dct 来源:opencores
标签: opencores VeriLog dct 编程
上传时间: 2013-12-09
上传用户:aig85
用VeriLog 描述的嫡编码(entropy coding) 应用于图像压缩编码 有测试文档
标签: VeriLog entropy coding 编码
上传时间: 2015-06-03
上传用户:电子世界
用VeriLog 编写 应用于图像压缩编码中 使用行程长度编码(run lengthencoding,RLE)对交流系数(Aa)进行编码。
标签: lengthencoding VeriLog 编码 run
上传时间: 2013-12-28
上传用户:sunjet
用VeriLog 描写 应用于数字图像压缩系统--jpeg 有测试文档
标签: VeriLog jpeg 应用于 压缩系统
上传时间: 2014-01-13
上传用户:zhangliming420
一个关于DES算法的VeriLog语言实现,包括了各个实现模块以及测试模块
标签: VeriLog DES 算法 模块
上传时间: 2014-01-23
上传用户:璇珠官人