VeriLog hdl教程135例:VeriLog hdl语言类似于C语言,便于学习。本文档带有源代码,9-10章
标签: VeriLog hdl 135 C语言
上传时间: 2013-12-26
上传用户:qb1993225
VeriLog hdl教程135例:VeriLog hdl语言类似于C语言,便于学习。本文档带有源代码,11-12章
上传时间: 2015-03-24
上传用户:zhaoq123
这是一个VeriLog HDL编写的RISC cpu的程序,该程序共10个子程序,实现了简单的RISC cpu,可供初学者参考,学习硬件描述语言,及设计方法。该程序通过了modelsim仿真验证。
标签: VeriLog RISC HDL cpu
上传时间: 2015-03-26
上传用户:qiao8960
减1计数器 一、设计要求 用VeriLog HDL语言设计一个计数器。 要求计数器具有异步置位/复位功能,可以进行自增和自减计数,其计数周期为2^N(N为二进制位数)。 二、设计原理 输入/输出说明: d:异步置数数据输入; q:当前计数器数据输出; clock:时钟脉冲; count_en:计数器计数使能控制(1:计数/0:停止计数); updown:计数器进行自加/自减运算控制(1:自加/0:自减); load_d
标签: VeriLog 计数器 HDL 减
上传时间: 2015-03-28
上传用户:zycidjl
這是一堆VeriLog的source code.包含許多常用的小電路.還不錯用.
标签: VeriLog source code
上传时间: 2015-03-29
上传用户:lanwei
加法器(使用VeriLog编写的),虽然简单,但是这也是学习VeriLog最基础的东西!希望大家一起学习!
标签: VeriLog 加法器 编写
上传时间: 2013-12-10
上传用户:410805624
這是用VeriLog寫的一個簡單的處理器,雖然只具有5個指令,但是可以透過這個範例,來了解到cpu的架構,與如何開發處理器,相信會有很大的啟發。
标签: VeriLog
上传时间: 2014-12-08
上传用户:ikemada
用VeriLog编写的网卡芯片rtl级。前仿后仿都通过了,可以在modelsim上运行察看
标签: VeriLog rtl 编写 网卡芯片
上传时间: 2015-03-31
上传用户:lxm
结合XILINXCPLD所做的模拟RS232通信VeriLog源程序
标签: XILINXCPLD VeriLog 232 RS
上传用户:hustfanenze
能综合的YCrCb2RGB模块(VeriLog)_采用3级流水线,用fpga做小数运算,还有就是流水线技术
标签: YCrCb2RGB VeriLog fpga 模块
上传时间: 2013-12-06
上传用户:aa17807091