VeriLog浮点乘发器,特定数据结构,指数底为10
标签: VeriLog 浮点
上传时间: 2013-12-20
上传用户:chenbhdt
VeriLog浮点乘发器,特定数据结构,指数底为10,利用pipeline
上传时间: 2013-12-24
上传用户:ljmwh2000
上传时间: 2013-12-27
上传用户:thinode
上传时间: 2014-01-26
上传用户:dengzb84
VeriLog写的回波抵消程序,相当于写了个回波抵消的芯片,不是dsp,可编译后下载于FPGA,绝对原创,写了很长时间。
标签: VeriLog 回波抵消 程序
上传时间: 2014-01-09
上传用户:LouieWu
RS编码的源代码使用VeriLog在Xinloinx平台
标签: Xinloinx VeriLog RS编码 源代码
上传时间: 2013-12-17
上传用户:zgu489
VHDL与VeriLog的比较
标签: VeriLog VHDL 比较
上传时间: 2015-02-12
上传用户:hopy
VeriLog fifo
标签: VeriLog fifo
上传时间: 2015-02-16
上传用户:xaijhqx
Synthesizable Verilo---syntax and semantics一本很好的关于VeriLog可综合设计的参考书
标签: Synthesizable semantics VeriLog Verilo
上传用户:叶山豪
一本全面的VeriLog参考书
标签: VeriLog
上传时间: 2013-12-11
上传用户:CSUSheep