verilog编程开发的cordic例程,计算SIN,COS功能与计算幅值角度功能可设定,运算宽度可设定,并有完善的TESTBENCH。
标签: verilog cordic 编程开发
上传时间: 2014-01-01
上传用户:Breathe0125
8051单片机源码verilog版本 包括rtl, TESTBENCH, synthesis
标签: verilog 8051 rtl 单片机
上传时间: 2014-01-14
上传用户:yuanyuan123
vhdl语言编写的AVR单片机IP核,里面有TESTBENCH和说明文档。
标签: vhdl AVR IP核 语言
上传时间: 2014-01-05
上传用户:zukfu
在逻辑的系统仿真中使用的FLASH模型(AMD的Am29lv160d),包括VHDL代码文件和verilog代码文件和TESTBENCH,并且有相应的pdf说明文档。
标签: FLASH 160d AMD 160
上传时间: 2017-02-20
上传用户:zhanditian
自己写的,对串口的VHDL描述,有完整TESTBENCH,特别是详细的功能说明和注释。
标签:
上传时间: 2017-03-09
上传用户:lhc9102
RS[255,223]纠错码verilog源码,包含编码和解码模块,以及TESTBENCH等。
标签: verilog 255 223 RS
上传用户:海陆空653
是一个用于soc的32bit risc核,文件包括了核的rtl代码,文档、TESTBENCH码。
标签: risc soc bit 32
上传时间: 2014-12-20
上传用户:坏坏的华仔
是个I2C软核,使用verilog和vhdl实现的,含有TESTBENCH。
标签: I2C 软核
上传时间: 2017-04-03
上传用户:ma1301115706
本人根据opencores.org上的cordic算法改写的可配置位宽的cordic算法,并且在原始的级联型的基础上编写的循环(iterative)型的cordic,可通过generic配置。带一个不可综合和可综合的TESTBENCH(for altera)。稍微改动可应用于xilinx fpga
标签: cordic opencores org 算法
上传时间: 2017-04-10
上传用户:ljt101007
移向相加器,包括仿真所用的TESTBENCH
上传时间: 2013-12-09
上传用户:lvzhr