一个简单状态机的.v文件,含TESTBENCH
标签: 状态
上传时间: 2014-01-19
上传用户:netwolf
crc_table.c is for reset seed( 0000 ) crc_table_1.c is for reset seed( ffff) CRC16_D8_m.v is a verilog module of byte paralle crc. CRC16_D8_m_tb.v is the TESTBENCH file of above module.
标签: crc_table reset seed for
上传时间: 2014-01-09
上传用户:181992417
altera fpga verilog 设计的基于查找表的DCT程序及zigzag扫描程序,已经过matlab 和modelsim 验证,文件中包含TESTBENCH ,直接可用
标签: verilog altera zigzag fpga
上传时间: 2016-10-08
上传用户:362279997
我用VHDL写的正弦,用FPGA内部ROM,有仿真TESTBENCH,在quartus里可以运行。在板子里已经验证
标签: VHDL 正弦
上传时间: 2016-10-12
上传用户:牛津鞋
脉冲宽度调制,VHDL代码编写,包括QUARTUSII和MODELSIM工程以及TESTBENCH
标签: 脉冲宽度调制
上传时间: 2016-10-16
上传用户:kernaling
一片英语文章,详细描述了TESTBENCH的编写,尤其是assert和textio的用法,老外的文章就是不一样,看了之后让人茅塞顿开
标签: 英语
上传时间: 2013-12-25
上传用户:tedo811
内含有完整的UART代码,包括发送和接受,且有TESTBENCH,可以直接仿真调试
标签: UART 代码
上传时间: 2013-12-22
上传用户:qilin
本算法基于leon2协处理器接口标准,内含TESTBENCH,在modelsim中仿真通过,在ise9.2中综合及后仿真通过。
标签: leon2 算法 协处理器 接口标准
上传时间: 2016-12-26
上传用户:gdgzhym
嵌入式risc处理器源码,包含设计文档,原理图,TESTBENCH,及外围接口,使用verilog实现。
标签: risc 嵌入式 处理器 源码
上传时间: 2014-12-03
上传用户:三人用菜
32 risc cpu的参考设计,内涵完整的TESTBENCH
标签: risc cpu 32 参考设计
上传时间: 2017-01-14
上传用户:520