实用无线电遥控
标签： 无线电遥控
上传时间： 2013-07-21
上传用户：eeworm
一个基于LPC935的步进电机细分驱动程序，带16-256细分表
上传时间： 2013-08-03
上传用户：www123lll
蓄电池组作为一种清洁、绿色能源得到了越来越广泛的应用，性能价格比及容量不断提高的新型动力蓄电池如锂电池、镍镉电池、镍氢电池等在电动汽车、电动自行车、磁悬浮列车和舰船的驱动和电源系统中将有广阔的应用前景。如何进一步提高蓄电池组的使用寿命、充放电能力及可靠性，并满足系统的要求，是当前该领域国内外专家、工程技术人员所瞩目和亟待解决的问题。本文的研究工作正是旨在建立一套智能蓄电池组管理系统（BMS）的软硬件平台，研究如何对蓄电池组进行监测、管理，提高运行可靠性；提高其使用寿命、消除外界不利影响;研究合理的充放电算法，并在此基础上开发研制出能投入实际使用的产品样机。 论文阐述了镍氢电池的工作原理、充放电理论和算法，蓄电池组的发展与动向；建立了基于大电流充放电理论基础的智能蓄电池组硬件平台，并开发了相应的软件。整个管理系统采用数字信号处理器TMS320LF2407A作为主控CPU，结合大容量复杂可编程逻辑器件M4A3—256/160构成电量采集系统，采用智能功率模块IPM进行充放电控制，配合液晶显示和键盘控制的人机交互界面，串行E2PROM数据存储、时钟芯片进行计时，预留CAN通讯接口。该系统有较强的功能，使用方便、可靠，适合于作为研究蓄电池组充放电理论和算法以及其它措施的平台并作为产品化的试验基础。论文研制的样机可应用于电动汽车或磁浮列车用动力电池组的监测、管理。
上传时间： 2013-04-24
上传用户：Miyuki
本文针对我国当今大型仓库、大型粮库的监测与控制现状，进行研究开发，采用较为实用和先进的单片微型机控制系统，运用温度传感器和湿度传感器对温度、湿度的敏感性设计了一种基于多级通讯总线的粮库温、湿度自动监测系统，主要包括通讯控制总站以及下位机的设计。操作人员可以通过向通讯控制总站发送命令，提取下位机温、湿度数据，下位机实现温、湿度检测；同时可以查看历史检测数据，进行粮情分析和粮库管理等一系列操作。 温湿度的测量和控制系统通常被认为是一项较为简单的控制技术，但是由于湿敏元件的稳定性差，寿命短等问题，实际应用系统中能正常运行的不多，除非建立有严格的管理制度，而且管理人员的综合素质要达到一定的要求。所以，本文重点分析了湿敏传感测量的机制，选型和技术措施。在研究了多种湿度传感器性能的基础上选用了合适的湿度传感器，这是本设计的一个重点。本设计还有一个重点，用CPLD设计了一个模拟开关和显示部分。 本设计研制的上位机采用PC机，通过RS-232接口与转换器相连，转换器通过RS-485总线连接下位机，实现监控室与现场的数据通信。每台下位机位于各粮仓内，需要监测256路的温、湿度信号，为了能实现共256路温湿度的数据采集工作，本设计中用CPLD设计了一个模拟开关，每次只采集一路数据送入到单片机中去；另外，本设计的显示部分也独特的选用了CPLD来实现。正常情况下上位机每4小时向下位机发布一次检测信号(同时在任何时刻也可监控某个粮仓的温湿度情况)，下位机利用PICl6F877单片机来实现粮仓中128路温度和128路湿度的测控。 该粮仓温、湿度测控系统实用性强，成本低，数据传输效率高，可靠性好。它不仪可以应用于粮库的监控管理，而且也可推广到其他监控领域，因此具有广泛的应用前景。
上传时间： 2013-05-23
上传用户：liuwei6419
7种非常有用的字模软件，有汉字模板、256色液晶取模软件还有各种字模
标签： 字模软件
上传时间： 2013-04-24
上传用户：JGR2013
近年来，语音识别研究大部分集中在算法设计和改进等方面，而随着半导体技术的高速发展，集成电路规模的不断增大与各种研发技术水平的不断提高，新的硬件平台的推出，语音识别实现平台有了更多的选择。语音识别技术在与DSP、FPGA、ASIC等器件为平台的嵌入式系统结合后，逐渐向实用化、小型化方向发展。 本课题通过对现有各种语音特征参数与孤立词语音识别模型进行研究的基础上，重点探索基于动态时间规整算法的DTW模型在孤立词语音识别领域的应用，并结合基于FPGA的SOPC系统，在嵌入式平台上实现具有较好精度与速度的孤立词语音识别系统。 本系统整体设计基于DE2开发平台,采用基于Nios II的SOPC技术。采用这种解决方案的优点是实现了片上系统，减少了系统的物理体积和总体功耗；同时系统控制核心都在FPGA内部实现，可以极为方便地更新和升级系统，大大地提高了系统的通用性和可维护性。 此外，由于本系统需要大量的高速数据运算，在设计中作者充分利用了Cyclone II芯片的丰富的硬件乘法器，实现了语音信号的端点检测模块，FFT快速傅立叶变换模块，DCT离散余弦变换模块等硬件设计模块。为了提高系统的整体性能，作者充分利用了FPGA的高速并行的优势，以及配套开发环境中的Avalon总线自定义硬件外设，使系统处理数字信号的能力大大提高，其性能优于传统的微控制器和普通DSP芯片。 本论文主要包含了以下几个方面： （1）结合ALTERA CYCLONE II芯片的特点，确定了基于FPGA语音识别系统的总体设计，在此基础上进行了系统的软硬件的选择和设计。 （2）自主设计了纯硬件描述语言的驱动电路设计，完成了高速语音采集的工作，并且对存储数据芯片SRAM中的原始语音数据进行提取导入MATLAB平台测试数据的正确性。整个程序测试的方式对系统的模块测试起到重要的作用。 （3）完成高速定点256点的FFT模块的设计，此模块是系统成败的关键，实现高速实时的运算。 （4）结合SOPC的特性，设计了人机友好接口，如LCD显示屏的提示反馈信息等等，以及利用ALTERA提供的一些驱动接口设计完成用户定制的系统。 （5）进行了整体系统测试，系统可以较稳定地实现实时处理的目的，具有一定的市场潜在价值。
上传时间： 2013-05-23
上传用户：ABCD_ABCD
本文主要研究了认知无线电频谱感知功能的关键技术以及硬件实现方法。首先，提出了认知无线电频谱感知功能的硬件实现框图，包括射频前端部分和数字信号处理部分，接着简单介绍了射频前端电路的功能与特性，最后重点介绍了数字信号处理部分的FPGA实现与验证过程。 数字处理部分主要实现宽带信号的短时傅立叶分析，将中频宽带数字信号通过基于多相滤波器组的下变频模块，实现并行多通道的数字下变频，然后对每个信道进行重叠加窗处理，最后再做快速傅立叶分析(FFT)，从而得到信号的时频关系。整个系统主要包括：延时抽取模块、多相滤波器模块、32点开关式流水线FFT模块、滑动窗缓冲区、256点流水线FFT模块等。 本设计采用Verilog HDL硬件描述语言进行设计，基于Xilinx公司的Virtex-4XC4VSX35芯片。整个系统采用全同步设计，可稳定工作于200MHz，其分析带宽高达65MHz，具有很高的使用价值。
上传时间： 2013-07-09
上传用户：liuchee
随着雷达、图像、通信等领域对信号高速处理的要求，研究人员正寻求高速的数字信号处理算法，以满足这种高速地处理数据的需要。常用的高速实时数字信号处理的器件有ASIC、可编程的数字信号处理芯片、FPGA，等等。 本文研究了时域FPGA上实现高速高阶FIR数字滤波器结构，并实现了高压缩比的LFM脉冲信号的匹配滤波。文章根据FIR数字滤波器理论，分析比较实现了FIR滤波器的方法；使用并行分布式算法，在Xilinx的VirtexⅡFPGA系列芯片上设计了高速高阶FIR滤波器。并详细进行了分析；设计出了一个256阶的线性调频脉冲压缩信号的匹配滤波器设计实例，并用ModelSim软件进行了仿真。
上传时间： 2013-07-18
上传用户：yt1993410
数字识别系统源代码 使用说明 第一步：训练网络。使用训练样本进行训练。（此程序中也可以不训练，因为笔者已经将训练好的网络参数保存起来了，读者使用时可以直接识别） 第二步：识别。首先，打开图像（256色）；再次，进行归一化处理，点击“一次性处理”；最后，点击“R”或者使用菜单找到相应项来进行识别。识别的结果显示在屏幕上，同时也输出到文件result.txt中。 该系统的识别率一般情况下为90%。 此外，也可以单独对打开的图片一步一步进行图像预处理工作，但要注意，每一步工作只能执行一遍，而且要按顺序执行。 具体步骤为：“256色位图转为灰度图”－“灰度图二值化”－“去噪”－“倾斜校正”－“分割”－“标准化尺寸”－“紧缩重排”。 注意，待识别的图片要与win.dat和whi.dat位于同一目录，这两文件保存训练后网络的权值参数。
上传时间： 2013-06-25
上传用户：wzr0701
2000年10月2日，美国国家标准与技术研究所宣布采用Rijndael算法作为高级加密标准，并于2002年5月26日正式生效，AES算法将在今后很长一段时间内，在信息安全中扮演重要角色。因此，对AES算法实现的研究就成为了国内外的热点，会在信息安全领域得到广泛的应用。用FPGA实现AES算法具有快速、灵活、开发周期短等优点。 本论文就是针对AES加、解密算法在同一片FPGA中的优化实现问题，在深入分析了AES算法的整体结构、基本变换以及加、解密流程的基础上，对AES算法的加、解密系统的FPGA优化设计进行了研究。主要内容为： 1．确定了实现方案以及关键技术，在比较了常用的结构后，采用了适合高速并行实现AES加、解密算法的结构——内外混合的流水线结构，并给出了总体的设计框图。由于流水线结构不适用于反馈模式，为了达到较高的运算速度，该系统使用的是电码本模式(ECB)的工作方式； 2．对各个子模块的设计分别予以详细分析，结合算法本身和FPGA的特点，采用查表法优化处理了字节代换运算，列混合运算和密钥扩展运算。同时，考虑到应用环境的不同，本设计支持数据分组为128比特，密钥长度为128比特、192比特以及256比特三种模式下的AES算法加、解密过程。完成了AES加、解密算法在同一片FPGA中实现的这个系统的优化设计； 3．利用QLJARTUSII开发工具进行代码的编写工作和综合编译工作，在 MODELSIM中进行仿真并给出仿真结果，给出了各个模块和整个设计的仿真测试结果； 4．和其他类似的设计做了横向对比，得出结论：本设计在保证了速度的基础上实现了资源和速度的均衡，在性能上具有较大的优势。
上传时间： 2013-05-25
上传用户：wcl168881111111
