MAXQUSBJTAGOW评估板软件:关键特性 Easily Load and Debug Code Interface Provides In-Application Debugging Features Step-by-Step Execution Tracing Breakpointing by Code Address, Data Memory Address, or Register Access Data Memory View and Edit Supports Logic Levels from 1.1V to 3.6V Supports JTAG and 1-Wire Protocols Each Adapter Has Its Own Unique Serial ID, Allowing Multiple Adapters to be Connected Without COM Port Conflicts Has In-Field Upgradable Capability if Firmware Needs to be Upgraded Enclosure Protects from Shorts and ESD
标签： MAXQUSBJTAGOW 评估板 软件
上传时间： 2013-10-24
上传用户：teddysha
pkpm2005破解版安装方式： 一、Windows XP下PKPM的安装方法： 1. 先安装正版的 PKPM 。 2. 将本机的 system32\WinSCard.DLL 改名为 SysCard.DLL 。 3. 将本破解包里的 WinSCard.INI 复制到 C: 盘根目录。 4. 将本破解包里的 WinSCard.DLL 复制到系统system32目录。 5. 将本破解包里的 WinSCard.DLL 复制到pkpm里各模块目录下。 二、Win 7下PKPM的安装方法： 1.解压后有两个文件夹：（PKPM2005.12.17）和（PKPM2005.12.17综合破解方案） 先打开前一个文件夹安装正版的 PKPM 。 2. 打开后一个文件夹将本机的 system32\WinSCard.DLL 改名为 SysCard.DLL 。 3. 将本破解包里的 WinSCard.INI 复制到 C: 盘根目录。 4. 将本破解包里的 WinSCard.DLL 复制到系统system32目录。 5. 将本破解包里的 WinSCard.DLL 复制到pkpm里各模块目录下（就是安装好的程序中的所有文件夹）。 6。还有WinSCard.INI 复制到 C: 盘根目录需要在安全模式下进行。 注意：（windows7中修改系统文件需要获得TrustedInstaller权限，具体修改方法：在WINDOWS7下要删除某些文件或文件夹时提示“您需要TrustedInstaller提供的权限才能对此文件进行更改”，这种情况是因为我们在登陆系统时的管理员用户名无此文件的管理权限，而此文件的管理权限是“TrustedInstaller”这个用户，在控制面板的用户管理里面是看不到的。要想对这个文件或文件夹进行操作，可以用以下方法进行：在此文件或文件夹上点右键，选“属性”→“安全”，这时在“组或用户名”栏可以看到一个“TrustedInstaller”用户名，而登陆系统的管理员用户名没有此文件的“完全控制”权限，这时我们可以选择“高级”→“所有者”→“编辑”，在“将所有者更改为”栏中选择登陆系统的管理员用户名，然后点“应用”，这时出现“如果您刚获得此对象的所有权，在查看或更改权限之前，您将需关闭并重新打开此对象的属性”对话框，点“确定”，再点两个“确定”，在“安全”对话框中选“编辑”，出现了该文件或文件夹“的权限”对话框，在上面的栏中选中登陆系统的管理员用户名，在下面的栏中选择全部“允许”，然后点“应用”，再点两个“确定”，这时你就可以拥有该文件或文件夹的更改权限了。） 这里有两份破解包，虽然有些文件相同，但针对不同用户，可能一个包不能破解，所以推出两包破解综合方案，这两个包文件名分别为：pkpmcr1.rar和pkpmcr2.rar，下载后，分别解压，先运行pkpmcr1.rar中的setup.bat文件，如果提示：“一个文件正在使用，已复制0个文件。”并运行PKPM后发现未能破解，请将pkpmcr2.rar包中WinSCard.DLL文件复制到PKPM各模块所在文件夹中，即可完成破解，本站试用过结构、建筑、钢结构三个模块，均可用，如需应用到工程实际中，请与正版对比后，斟酌使用，谢谢。本站对其未对比就使用此破解版导致的不良后果，不负责任，切记。本贴已关闭，有事请在本版开新贴说明。 这是PKPM2005.12.17版综合破解方案的第二包，文件名是pkpmcr2.rar，应用请遵循第一贴的说明,这二个包是有区别的，虽然文件名和大小及其属性相同，但还是有区别的，请看两个包中的说明文件，如果包1未能成功破解，请用包2，谢谢. 这里FTP里有以下软件可以下载用户名xudown密码down ftp://219.153.14.92/APM2005.exe ftp://219.153.14.92/PKPM2005.12.17.rar ftp://219.153.14.92/比较工具.exe ftp://219.153.14.92/桥梁通安装狗.exe ftp://219.153.14.92/正版锁计算模型的结果.rar
上传时间： 2013-11-25
上传用户：jiangfire
MAXQUSBJTAGOW评估板软件:关键特性 Easily Load and Debug Code Interface Provides In-Application Debugging Features Step-by-Step Execution Tracing Breakpointing by Code Address, Data Memory Address, or Register Access Data Memory View and Edit Supports Logic Levels from 1.1V to 3.6V Supports JTAG and 1-Wire Protocols Each Adapter Has Its Own Unique Serial ID, Allowing Multiple Adapters to be Connected Without COM Port Conflicts Has In-Field Upgradable Capability if Firmware Needs to be Upgraded Enclosure Protects from Shorts and ESD
标签： MAXQUSBJTAGOW 评估板 软件
上传时间： 2013-11-23
上传用户：truth12
附件为：pdf转cad软件最新版 PDF Fly V7.1安装文件。还附有自制的Crack，把我的文件 贴到装好的目录下就行了!没有30天限制。 附pdf转cad软件使用教程： 1、pdf转cad软件的界面比较简单的，如下图，点击ADD添加你要转换的PDF文件，然后下一步 2、选择DXF格式，然后在右边的option里面还可以进行相关的设置 3、然后再下一步。step 3页面只要点最下面的 convert 就可以了 转完以后同样线条没有什么大问题的，只是文字肯定是被打碎的，你自己需要删除后重新输入要重新输入。
上传时间： 2013-10-22
上传用户：ardager
Introduction to Xilinx Packaging Electronic packages are interconnectable housings for semiconductor devices. The major functions of the electronic packages are to provide electrical interconnections between the IC and the board and to efficiently remove heat generated by the device. Feature sizes are constantly shrinking, resulting in increased number of transistors being packed into the device. Today's submicron technology is also enabling large-scale functional integration and system-on-a-chip solutions. In order to keep pace with these new advancements in silicon technologies, semiconductor packages have also evolved to provide improved device functionality and performance. Feature size at the device level is driving package feature sizes down to the design rules of the early transistors. To meet these demands, electronic packages must be flexible to address high pin counts, reduced pitch and form factor requirements. At the same time,packages must be reliable and cost effective.
上传时间： 2013-11-21
上传用户：不懂夜的黑
针对传统集成电路（ASIC）功能固定、升级困难等缺点，利用FPGA实现了扩频通信芯片STEL-2000A的核心功能。使用ISE提供的DDS IP核实现NCO模块，在下变频模块调用了硬核乘法器并引入CIC滤波器进行低通滤波，给出了DQPSK解调的原理和实现方法，推导出一种简便的引入?仔/4固定相移的实现方法。采用模块化的设计方法使用VHDL语言编写出源程序，在Virtex-II Pro 开发板上成功实现了整个系统。测试结果表明该系统正确实现了STEL-2000A的核心功能。 Abstract: To overcome drawbacks of ASIC such as fixed functionality and upgrade difficulty, FPGA was used to realize the core functions of STEL-2000A. This paper used the DDS IP core provided by ISE to realize the NCO module, called hard core multiplier and implemented CIC filter in the down converter, described the principle and implementation detail of the demodulation of DQPSK, and derived a simple method to introduce a fixed phase shift of ?仔/4. The VHDL source code was designed by modularity method , and the complete system was successfully implemented on Virtex-II Pro development board. Test results indicate that this system successfully realize the core function of the STEL-2000A.
上传时间： 2013-11-19
上传用户：neu_liyan
本文利用Verilog HDL 语言自顶向下的设计方法设计多功能数字钟，突出了其作为硬件描述语言的良好的可读性、可移植性和易理解等优点，并通过Altera QuartusⅡ 4.1 和ModelSim SE 6.0 完成综合、仿真。此程序通过下载到FPGA 芯片后，可应用于实际的数字钟显示中。 关键词：Verilog HDL；硬件描述语言；FPGA Abstract: In this paper, the process of designing multifunctional digital clock by the Verilog HDL top-down design method is presented, which has shown the readability, portability and easily understanding of Verilog HDL as a hard description language. Circuit synthesis and simulation are performed by Altera QuartusⅡ 4.1 and ModelSim SE 6.0. The program can be used in the truly digital clock display by downloading to the FPGA chip. Keywords: Verilog HDL；hardware description language；FPGA
上传时间： 2013-11-10
上传用户：hz07104032
PCB设计问题集锦 问：PCB图中各种字符往往容易叠加在一起，或者相距很近，当板子布得很密时，情况更加严重。当我用Verify Design进行检查时，会产生错误，但这种错误可以忽略。往往这种错误很多，有几百个，将其他更重要的错误淹没了，如何使Verify Design会略掉这种错误，或者在众多的错误中快速找到重要的错误。 答：可以在颜色显示中将文字去掉,不显示后再检查;并记录错误数目。但一定要检查是否真正属于不需要的文字。 问： What’s mean of below warning:(6230,8330 L1) Latium Rule not checked: COMPONENT U26 component rule.答：这是有关制造方面的一个检查，您没有相关设定，所以可以不检查。 问： 怎样导出jop文件？答：应该是JOB文件吧？低版本的powerPCB与PADS使用JOB文件。现在只能输出ASC文件，方法如下STEP：FILE/EXPORT/选择一个asc名称/选择Select ALL/在Format下选择合适的版本/在Unit下选Current比较好/点击OK/完成然后在低版本的powerPCB与PADS产品中Import保存的ASC文件，再保存为JOB文件。 问： 怎样导入reu文件？答：在ECO与Design 工具盒中都可以进行，分别打开ECO与Design 工具盒，点击右边第2个图标就可以。 问： 为什么我在pad stacks中再设一个via:1(如附件）和默认的standardvi(如附件）在布线时V选择1，怎么布线时按add via不能添加进去这是怎么回事，因为有时要使用两种不同的过孔。答：PowerPCB中有多个VIA时需要在Design Rule下根据信号分别设置VIA的使用条件，如电源类只能用Standard VIA等等，这样操作时就比较方便。详细设置方法在PowerPCB软件通中有介绍。 问：为什么我把On-line DRC设置为prevent..移动元时就会弹出(图2),而你们教程中也是这样设置怎么不会呢?答：首先这不是错误,出现的原因是在数据中没有BOARD OUTLINE.您可以设置一个,但是不使用它作为CAM输出数据. 问：我用ctrl+c复制线时怎设置原点进行复制，ctrl+v粘帖时总是以最下面一点和最左边那一点为原点 答： 复制布线时与上面的MOVE MODE设置没有任何关系,需要在右键菜单中选择,这在PowerPCB软件通教程中有专门介绍. 问：用(图4)进行修改线时拉起时怎总是往左边拉起(图5)，不知有什么办法可以轻易想拉起左就左，右就右。答： 具体条件不明,请检查一下您的DESIGN GRID,是否太大了. 问： 好不容易拉起右边但是用(图6)修改线怎么改怎么下面都会有一条不能和在一起，而你教程里都会好好的(图8)答：这可能还是与您的GRID 设置有关,不过没有问题,您可以将不需要的那段线删除.最重要的是需要找到布线的感觉,每个软件都不相同,所以需要多练习。 问： 尊敬的老师:您好！这个图已经画好了，但我只对（如图1）一种的完全间距进行检查，怎么错误就那么多，不知怎么改进。请老师指点。这个图在附件中请老师帮看一下，如果还有什么问题请指出来，本人在改进。谢！！！！！答：请注意您的DRC SETUP窗口下的设置是错误的,现在选中的SAME NET是对相同NET进行检查,应该选择NET TO ALL.而不是SAME NET有关各项参数的含义请仔细阅读第5部教程. 问： U101元件已建好，但元件框的拐角处不知是否正确，请帮忙CHECK 答：元件框等可以通过修改编辑来完成。问： U102和U103元件没建完全，在自动建元件参数中有几个不明白：如：SOIC--》silk screen栏下spacing from pin与outdent from first pin对应U102和U103元件应写什么数值，还有这两个元件SILK怎么自动设置，以及SILK内有个圆圈怎么才能画得与该元件参数一致。 答：Spacing from pin指从PIN到SILK的Y方向的距离,outdent from first pin是第一PIN与SILK端点间的距离.请根据元件资料自己计算。
上传时间： 2014-01-03
上传用户：Divine
This document provides practical, common guidelines for incorporating PCI Express interconnect layouts onto Printed Circuit Boards (PCB) ranging from 4-layer desktop baseboard designs to 10- layer or more server baseboard designs. Guidelines and constraints in this document are intended for use on both baseboard and add-in card PCB designs. This includes interconnects between PCI Express devices located on the same baseboard (chip-to-chip routing) and interconnects between a PCI Express device located “down” on the baseboard and a device located “up” on an add-in card attached through a connector. This document is intended to cover all major components of the physical interconnect including design guidelines for the PCB traces, vias and AC coupling capacitors, as well as add-in card edge-finger and connector considerations. The intent of the guidelines and examples is to help ensure that good high-speed signal design practices are used and that the timing/jitter and loss/attenuation budgets can also be met from end-to-end across the PCI Express interconnect. However, while general physical guidelines and suggestions are given, they may not necessarily guarantee adequate performance of the interconnect for all layouts and implementations. Therefore, designers should consider modeling and simulation of the interconnect in order to ensure compliance to all applicable specifications. The document is composed of two main sections. The first section provides an overview of general topology and interconnect guidelines. The second section concentrates on physical layout constraints where bulleted items at the beginning of a topic highlight important constraints, while the narrative that follows offers additional insight.
上传时间： 2014-01-24
上传用户：s363994250
华为pcb布线规范
上传时间： 2013-11-04
上传用户：gtzj
