本文档主要是以Altera公司的Stratix II系列的FPGA器件为例，介绍了其内嵌的增强型可重配置PLL在不同的输入时钟频率之间的动态适应，其目的是通过提供PLL的重配置功能，使得不需要对FPGA进行重新编程就可以通过软件手段完成PLL的重新配置，以重新锁定和正常工作。
上传时间： 2013-11-02
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LC72131 PLL C源程序
上传时间： 2014-01-02
上传用户：ztj182002
BU2614 PLL 源程序,直接解压
上传时间： 2015-03-07
上传用户：黑漆漆
PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上；顶层文件是PLL.GDF
上传时间： 2014-06-09
上传用户：daguda
用VHDL写的数字锁相环程序 pll.vhd为源文件 pllTB.vhd为testbench
上传时间： 2014-01-20
上传用户：zwei41
Altera recommends the following system configuration: * Pentium II 400 with 512-MB system memory (faster systems give better software performance) * SVGA monitor * CD-ROM drive * One or more of the following I/O ports: - USB port (if using Windows XP or Windows 2000) for USB-Blaster(TM) or MasterBlaster(TM) communications cables, or APU programming unit - Parallel port for ByteBlasterMV(TM) or ByteBlaster(TM) II download cables - Serial port for MasterBlaster communications cable * TCP/IP networking protocol installed * Windows 2000, Windows NT 4.0 with Service Pack 3 or later, or Windows XP * Internet Explorer 5.0 or later Memory & Disk Space Requirements USB开发
标签： system configuration recommends following
上传时间： 2015-03-27
上传用户：13188549192
PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), 数字锁相技术在通信领域应用非常广泛，本例用VHDL描述了一个锁相环作为参考，源码已经调试过。编译器synplicty.Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上；顶层文件是PLL.GDF
上传时间： 2013-12-31
上传用户：hphh
大学生安全联盟安全教程 书籍语言： 简体中文 书籍类型： 网络安全 授权方式： 免费软件 书籍大小： 1.82 MB
上传时间： 2015-04-06
上传用户：ynzfm
采用atmel的tiny26的pll实现高速pwm，可方便进行电压等的调节。
上传时间： 2015-04-06
上传用户：epson850
风闪论坛LOGO技术精华电子书 书籍语言： 简体中文 书籍类型： 网页设计 授权方式： 免费软件 书籍大小： 1.9 MB
上传时间： 2015-04-10
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