用一片CPLD实现数字锁相环,用VHDL或V语言
标签： CPLD VHDL 数字锁相环
上传时间： 2013-05-27
上传用户：hewenzhi
基于FPGA实现的一种新型数字锁相环
标签： FPGA 新型数字 锁相环
上传时间： 2013-08-07
上传用户：2467478207
基于FPGA的全数字锁相环设计,内有设计过程和设计思想
标签： FPGA 全数字 锁相环
上传时间： 2013-08-13
上传用户：fqscfqj
基于FPGA设计数字锁相环，提出了一种由微分超前/滞后型检相器构成数字锁相环的Verilog-HDL建模方案
标签： FPGA 数字锁相环
上传时间： 2013-08-19
上传用户：Huge_Brother
关于数字锁相环的一点东西,可以下来看看\r\n
标签： 数字锁相环
上传时间： 2013-08-26
上传用户：7891
PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上；顶层文件是PLL.GDF
标签： 数据 Q5 PLL 输入
上传时间： 2014-06-09
上传用户：daguda
用VHDL写的数字锁相环程序 pll.vhd为源文件 pllTB.vhd为testbench
标签： vhd testbench pllTB VHDL
上传时间： 2014-01-20
上传用户：zwei41
PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), 数字锁相技术在通信领域应用非常广泛，本例用VHDL描述了一个锁相环作为参考，源码已经调试过。编译器synplicty.Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上；顶层文件是PLL.GDF
标签： PLL 数字锁相环 接收 数字
上传时间： 2013-12-31
上传用户：hphh
数字锁相环DPLL实例程序，帮助理解PLL的结构和详细原理
标签： DPLL 数字锁相环 实例程序
上传时间： 2014-08-14
上传用户：saharawalker
数字锁相环DPLL源程序，用cpld编写，展开后文件比较多，大家请耐心使用。谢谢，多多支持
标签： DPLL 数字锁相环 源程序
上传时间： 2013-12-20
上传用户：zl5712176
