PLD-N分频程序，使用时可以任意修改（VHDL）
上传时间： 2013-12-25
上传用户：Thuan
DPLL由 鉴相器 模K加减计数器 脉冲加减电路 同步建立侦察电路 模N分频器 构成. 整个系统的中心频率(即signal_in和signal_out的码速率的2倍) 为clk/8/N. 模K加减计数器的K值决定DPLL的精度和同步建立时间,K越大,则同步建立时间长,同步精度高.反之则短,低.
标签： signal_out signal_in DPLL 模
上传时间： 2013-12-26
上传用户：希酱大魔王
N分频器则是一个简单的除N 计数器。分频器对脉冲加减电路的输出脉冲再进行N分频，得到整个环路的输出信号Fout。
上传时间： 2017-05-04
上传用户：royzhangsz
用于FPGA的N+0.5分频代码，可以用来进行非整数分频！
上传时间： 2013-08-06
上传用户：weixiao99
vhdl N-0.5分频方法设计，可以输入任意数值N，即分得到N－0.5的频率。
上传时间： 2014-06-23
上传用户：一诺88
任意N进制分频器的标准VHDL代码（原创）
上传时间： 2013-12-25
上传用户：洛木卓
可实现任意一位小数分频,在quartus II中仿真验证通过,输入端N为分频系数的十位数,X为分频系数的个位数.
上传时间： 2016-03-17
上传用户：xaijhqx
VHDL实现倍频--偶数倍 分频电路 --分频倍数=2（n+1）
上传时间： 2013-12-12
上传用户：haohaoxuexi
标签： Verilog 分频器 N倍奇数分频器.(Verilog) N_odd_divider.v / Verilog module N_odd_divider (
标签： Verilog N_odd_divider module 分频器
上传时间： 2014-01-12
上传用户：nanxia
分频器 FPGＡ程序设计 二分频 对硬件设计有很大用处\r\n
上传时间： 2013-08-31
上传用户：lhc9102
