一个简单的ＶＨＤＬ分频模块，可以嵌套自己的子程序实现任意分频
标签： 分频 模块
上传时间： 2015-05-14
上传用户：qiaoyue
带分频器的bcd计数电路设计，verilog源码
标签： bcd 分频器 计数电路
上传时间： 2014-01-14
上传用户：s363994250
半整数分频器电路的VHDL源程序，供大家学习和讨论。
标签： VHDL 整数 分频器 电路
上传时间： 2013-12-24
上传用户：gxf2016
用VHDL编写的8位全加器,数字分频器等程序
标签： VHDL 8位 编写 全加器
上传时间： 2013-12-16
上传用户：ztj182002
采用C语言来编辑分频 测控 计数和储存。和硬件相匹配，用单片机来实现的FM调制器
标签： C语言 编辑 分频 储存
上传时间： 2015-06-14
上传用户：ddddddos
用verilog写的cpld的各种分频程序，希望大家指正，谢谢！
标签： verilog cpld 分频 程序
上传时间： 2015-06-23
上传用户：nanxia
第7章数字系统设计实例 7.1 半整数分频器的设计 7.2 音乐发生器 7.3 2FSK/2PSK信号产生器 7.4 实用多功能电子表 7.5 交通灯控制器 7.6 数字频率计
标签： 7.1 7.2 7.3 FSK
上传用户：tianyi223
利用VHDL语言编写的一个16分频器，另外可以在程序中修改为任意2N的分频器
标签： VHDL 语言 编写 分频器
上传时间： 2014-01-18
上传用户：erkuizhang
数控分频器设计:对于一个加法计数器，装载不同的计数初始值时，会有不同频率的溢出输出信号。计数器溢出时，输出‘1’电平，同时溢出时的‘1’电平反馈给计数器的输入端作为装载信号；否则输出‘0’电平。
标签： 数控 分频器 加法 计数器
上传时间： 2015-07-16
上传用户：wxhwjf
Verilog HDL语言编写的5分频电路。采用两路时钟相逻辑作用产生。
标签： Verilog HDL 语言 编写
上传时间： 2015-07-18
上传用户：yulg
