实现对时钟信号的技术分频，程序简单易懂，对于初学VHDL者来说，提供了一个良好的方法。
标签： 时钟信号 分频
上传时间： 2013-12-26
上传用户：asddsd
一种实现任意整数分频的ＶＨＤＬ源代码，已经经过调试
标签： 整数 分频 源代码
上传时间： 2017-05-19
上传用户：chenxichenyue
VERILOG实现无分频时钟，包括测试文件，经过验证可用
标签： VERILOG 分频 时钟
上传用户：牧羊人8920
半整数分频器的实现（verilog），本文以6.5分频为例！很实用的！
标签： verilog 整数 分频器
上传时间： 2014-08-20
上传用户：pompey
VHDL描述的时钟分频电路，用途广...
标签： VHDL 时钟分频 电路
上传时间： 2013-12-15
上传用户：极客
此为EDA设计的分频器模块。可以实现三种不同的频率信号，可以通过使用者自由设置频率大小
标签： EDA 分频器 模块 频率信号
上传时间： 2013-12-22
上传用户：671145514
分频器的vhdl描述，在源代码中完成对时钟信号CLK的2分频,4分频,8分频,16分频
标签： vhdl 分频器
上传时间： 2014-01-16
上传用户：奇奇奔奔
VHDL 的一个流水灯程序 开发平台Quartusii 使用的延时方法为分频思想
标签： Quartusii VHDL 流水灯 开发平台
上传时间： 2017-06-12
上传用户：D&L37
关于基数分频技巧设计,基于VHDL语言,对实际设计有帮助
标签： VHDL 分频 语言
上传时间： 2017-06-13
上传用户：1051290259
数控分频器的输出信号频率为输入数据的函数。用传统的方法设计,其设计过程和电路都比较复杂,且设计成 果的可修改性和可移植性都较差。基于VHDL 的数控分频器设计,整个过程简单、快捷,极易修改,可移植性强。他可利用 并行预置数的加法计数器和减法计数器实现。广泛应用于电子仪器、乐器等数字电子系统中。
标签： VHDL 数控 分频器 修改
上传时间： 2014-11-29
