VHDL语言的高频时钟分频模块。一种新的分频器实现方法。
上传时间： 2013-08-10
上传用户：zxh122
这是用VHDL 语言编写的参数可以直接设置的2n倍时钟分频器，在运用时，不需要阅读VHDL源代码，只需要把clk_div2n.vhd加入当前工程便可以直接调用clk_div2n.bsf。
上传时间： 2015-08-23
上传用户：xinyuzhiqiwuwu
时钟分频电路实现精讲(19 pages)——意法半导体
上传时间： 2013-12-05
上传用户：alan-ee
实用的任意时钟分频Verilog代码 可以任意分频的！
上传时间： 2016-12-27
上传用户：watch100
clk4 时钟分频设计用于FPGA入门设计
上传时间： 2017-04-08
上传用户：qazxsw
VHDL描述的时钟分频电路，用途广...
上传时间： 2013-12-15
上传用户：极客
VHDL语言的高频时钟分频模块。一种新的分频器实现方法。
上传时间： 2017-07-21
上传用户：cylnpy
该程序是用VHDL语言实现的时钟分频程序，可以把高频时钟信号分成低频时钟信号，便于实际应用。
上传时间： 2017-08-19
上传用户：wcl168881111111
一个时钟分频模块,in verilog hdl
上传时间： 2013-12-19
上传用户：笨小孩
分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL，Xilinx的DLL)来进行时钟的分频、倍频以及相移设计，但是，对于时钟要求不太严格的设计，通过自主设计进行时钟分频的实现方法仍然非常流行。首先这种方法可以节省锁相环资源，再者，这种方式只消耗不多的逻辑单元就可以达到对时钟操作的目的。 偶数倍分频：偶数倍分频应该是大家都比较熟悉的分频，通过计数器计数是完全可以实现的。如进行N倍偶数分频，那么可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数。以此循环下去。这种方法可以实现任意的偶数分频。
上传时间： 2016-06-14
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