DDR

arm控制FPGA的DDR测试代码

arm控制FPGA的DDR测试代码，共享一下

标签： FPGA arm DDR 控制

上传时间： 2015-09-25

上传用户：rocwangdp
pnx1500 DDR test demo

pnx1500 DDR test demo

标签： 1500 demo test pnx

上传时间： 2013-12-03

上传用户：wpwpwlxwlx
xilinx DDR controler

xilinx DDR controler

标签： controler xilinx DDR

上传时间： 2015-10-31

上传用户：anng
DDR and sdram memory check,DDR and sdram memory check

DDR and sdram memory check,DDR and sdram memory check

标签： memory check sdram DDR

上传时间： 2014-07-15

上传用户：ruan2570406
DDR sdram 包含的完整的源码,仿真的相关文件

DDR sdram 包含的完整的源码,仿真的相关文件

标签： sdram DDR 源码仿真

上传时间： 2014-01-01

上传用户：liglechongchong
ISE MIG1.6 生成的DDR SDRAM控制器代码（含TESHBENCH）

ISE MIG1.6 生成的DDR SDRAM控制器代码（含TESHBENCH）

标签： TESHBENCH SDRAM ISE 1.6

上传时间： 2014-11-09

上传用户：hakim
This leon3 design is tailored to the Altera NiosII Startix2 Development board, with 16-bit DDR SDR

This leon3 design is tailored to the Altera NiosII Startix2 Development board, with 16-bit DDR SDRAM and 2 Mbyte of SSRAM. As of this time, the DDR interface only works up to 120 MHz. At 130, DDR data can be read but not written. NOTE: the test bench cannot be simulated with DDR enabled because the Altera pads do not have the correct delay models. * How to program the flash prom with a FPGA programming file 1. Create a hex file of the programming file with Quartus. 2. Convert it to srecord and adjust the load aDDRess: objcopy --adjust-vma=0x800000 output_file.hexout -O srec fpga.srec 3. Program the flash memory using grmon: flash erase 0x800000 0xb00000 flash load fpga.srec

标签： Development Startix2 tailored Altera

上传时间： 2014-01-19

上传用户：chongcongying
verilog hdl coding DDR sdram control for fpga

verilog hdl coding DDR sdram control for fpga

标签： verilog control coding sdram

上传时间： 2013-12-17

上传用户：wangchong
DDR verilog代码,实现DDR内存控制

DDR verilog代码,实现DDR内存控制，是一个高效率的程序

标签： verilog DDR DDR 代码

上传时间： 2016-01-11

上传用户：我干你啊
关于DDR

关于DDR，DDR2,DDR3和MMC的标准规范。

标签： DDR

上传时间： 2013-11-30

上传用户：thesk123

DDR

arm控制FPGA的DDR测试代码

pnx1500 DDR test demo

xilinx DDR controler

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ISE MIG1.6 生成的DDR SDRAM控制器代码（含TESHBENCH）

This leon3 design is tailored to the Altera NiosII Startix2 Development board, with 16-bit DDR SDR

verilog hdl coding DDR sdram control for fpga

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