ddr sdram 的vhdl实现,包括各个模块的实现以及仿真文件
上传时间: 2016-12-05
上传用户:jichenxi0730
DDR SDRAM控制器的VHDL源代码,含详细设计文档。 The DDR, DCM, and SelectI/O™ features in the Virtex™ -II architecture make it the perfect choice for implementing a controller of a Double Data Rate (DDR) SDRAM. The Digital Clock Manager (DCM) provides the required Delay Locked Loop (DLL), Digital Phase Shift (DPS), and Digital Frequency Synthesis (DFS) functions. This application note describes a controller design for a 16-bit DDR SDRAM. The application note and reference design are enhanced versions of XAPP200 targeted to the Virtex-II series of FPGAs. At a clock rate of 133 MHz, 16-bit data changes at both clock edges. The reference design is fully synthesizable and achieves 133 MHz performance with automatic place and route tools.
上传时间: 2014-11-01
上传用户:l254587896
基于VHDL编写的DDR-SDRAM控制器的编程,目前是业界常用的RAM控制器
上传时间: 2017-01-19
上传用户:lz4v4
leon ep2s60 ddr use altera statix2 and add ddr sdram
上传时间: 2017-03-19
上传用户:yan2267246
Data Sheet 512Mb D-die DDR SDRAM Specification
标签: Specification D-die Sheet SDRAM
上传时间: 2013-12-09
上传用户:dongbaobao
ddr sdram controller datd module source code
标签: controller module source sdram
上传时间: 2017-03-24
上传用户:xiaohuanhuan
DDR SDRAM的资料,有兴趣的朋友可以下下来看看
上传时间: 2017-05-29
上传用户:海陆空653
DDR SDRAM的veilog hdl程序,经过验证 效果不错
上传时间: 2017-08-11
上传用户:tonyshao
DDR,SDRAM原理介绍、相关信号线介绍及时序,附各图片。
上传时间: 2013-05-29
上传用户:小强mmmm
厂商把产品命名为DDR3-1600,则意味着该厂商将规定该SDRAM器件的峰值传输速率定为1,600MT/s。虽然这些器件确实能够达到所规定的传输速率,但在实际工作负载情况下却不能持续保持该速率。原因在于行地址冲突、数据总线转换损耗、写恢复等都会降低器件的峰值传输速率
上传时间: 2013-12-12
上传用户:jkhjkh1982