DATA51 EQU 208H 8251A DATA PORTCTRL51 EQU 209H 8251A COMMAND PORTTIMER2 EQU 202H 8253 COUNT 2TIMCTL EQU 203H 8253 CTRL PORTCLK00 EQU 8192 8251A CLK 4.77MBPS00 EQU 1200 BPS=1200FACTOR EQU 16 8251A BPS FACTOR=16
标签： EQU 8251A DATA PORTTIMER2
上传时间： 2015-03-22
上传用户：时代电子小智
cd4094驱动程序，驱动1位共阴极数码管，pic12c508a作为控制器，gp0-gp2分别为data,CLK,strobe.
上传时间： 2015-04-02
上传用户：gaojiao1999
http://www.edacn.net/cgi-bin/forums.cgi?forum=7&topic=9127下,则R3～R0的输出信号中会有一个为1,但我们还是是无法确定哪一个键被按下,必須要从R3 ～R0 的输出信号与C3～C0的扫描信号共同決定那个按键被按下. 编写VHDL的构思: 外部接口包括: a. INPUT脚 : CLK , R3～R0. b. OUTPUT脚 : C3～C0 , DATA3～DATA0(辨别出的按键值).
标签： cgi-bin forums edacn forum
上传时间： 2015-04-09
上传用户：zm7516678
设计一个模块，从一个窜行数据流里检测出码流“11100”，这个模块包括reset,CLK,datain及输出端pmatch
标签： 模块
上传时间： 2015-04-18
上传用户：zhichenglu
该程序设计了一个产生PCM码流时序信号的模块，他包括输入端CLK，SET及输出端Q1,Q2,Q3
上传时间： 2014-01-09
上传用户：wweqas
液晶显示器320*240脉冲实现，每出现12个CLK出一个字节脉冲，每出现40个字节脉冲出一个行脉冲。240行结束出一个帧脉冲.
上传时间： 2013-12-09
上传用户：gundamwzc
VHDL 关于2DFFT设计程序 u scinode1 ∼ scinode9.vhd: Every SCI node RTL vhdl code. The details can be seen in the following section. u 2dfft.vhd: The top module includes these scinodes and form a 3x3 SCI Torus network, and it support these sub-modules scinode1∼ scinode9 reset and CLK and global_cnt signals to synchronous the sub-modules to simplify the overall design. u proj2.wfc: VSS simulation result that is the same as the ModelSim simulation result. u Pro2_2.wfc: VSS simulation result of another test pattern can’t cause overflow situation.
标签： scinode1 scinode details 2DFFT
上传时间： 2014-12-02
上传用户：15071087253
c8051f020 实时时钟模块程序 内含IIC模块程序/********************** SYSTEM CLOCK 8M********************************/ extern unsigned char xdata currenttime[16]={0} extern unsigned char xdata settime[16]={ 0x00, // control regesiter 1 0x00, // control regesiter 2 0x01, //current second 0x19, //current minute 0x20, //current hour 0x29, //current data 0x04, //current week 0x07, //current month 0x05, //current year 0x00, // alarm value reset 0x00, // alarm value reset 0x00, // alarm value reset 0x00, // alarm value reset 0x00, // CLK out disable 0x00, // close timer 0x00, } /*********************************************************************/ extern void Current_Time ( void ) extern void Set_Time ( void )
标签： c8051f020 SYSTEM CLOCK IIC
上传时间： 2015-06-30
上传用户：edisonfather
常用外围接口的程序设计，绝对全面，有AIO，CLK，COMM，DIO，KEY_MN,LCD等
上传时间： 2013-12-14
上传用户：jyycc
在数字电路中，常需要对较高频率的时钟进行分频操作，得到较低频率的时钟信号。我们知道，在硬件电路设计中时钟信号是最重要的信号之一。 下面我们介绍分频器的 VHDL 描述，在源代码中完成对时钟信号 CLK 的 2 分频， 4 分频， 8 分频， 16 分频。 这也是最简单的分频电路，只需要一个计数器即可。
标签： 数字电路
上传时间： 2015-08-25
上传用户：wangchong
