DPLL由 鉴相器 模K加减计数器 脉冲加减电路 同步建立侦察电路 模N分频器 构成. 整个系统的中心频率(即signal_in和signal_out的码速率的2倍) 为CLK/8/N. 模K加减计数器的K值决定DPLL的精度和同步建立时间,K越大,则同步建立时间长,同步精度高.反之则短,低.
标签： signal_out signal_in DPLL 模
上传时间： 2013-12-26
上传用户：希酱大魔王
VERILOG实现多时钟,可以应用于流水线.输入CLK,输出CLK1,CLK2,CLK3
上传时间： 2016-01-26
上传用户：wangchong
包含了电子时钟的主要功能,输入CLK为1KHZ,输出为动态扫描8段CLD显示.有闹铃,正点报时,时间调整.调整时能够闪烁显示.本时钟为24小时制.课程设计优秀通过.运行平台:MAX+PLUS2.
上传时间： 2016-03-06
上传用户：nanxia
使用1602液晶显示和PS/2键盘 Keyboard接线:PS/2--------51 1 DATA------P3.4 3 GND VCC CLK-------P3.3 接在51的外部中断，触发方式为低电平
上传时间： 2013-12-27
上传用户：zhangjinzj
本程序为模拟可校时的时钟程序；CLK--时钟信号,rst--清零信号,set_en--校时 使能信号,faster--快进信号,slower--快退信号,hour--小时校时,min--分钟校 时,（hh,hl,ml,mh,sh,sl）--时，分，秒显示信号。 校时的时候，秒清零。
上传时间： 2013-12-06
上传用户：x4587
时钟发生器 CLKgen 利用外来时钟信号CLK 来生成一系列时钟信号CLK1、fetch、alu_CLK 送往CPU的其他部件
上传时间： 2014-01-16
上传用户：gdgzhym
c5000系列的CLK程序，希望对大家有所帮助
上传时间： 2014-01-10
上传用户：Late_Li
MSP430FG46xx source code, ADC, CLK, DAC, DMA, USART, USCI
上传时间： 2016-07-30
上传用户：米卡
电子闹钟 CLK： 标准时钟信号，本例中，其频率为4Hz； CLK_1k： 产生闹铃音、报时音的时钟信号，本例中其频率为1024Hz； mode： 功能控制信号； 为0：计时功能； 为1：闹钟功能； 为2：手动校时功能； turn： 接按键，在手动校时功能时，选择是调整小时，还是分钟； 若长时间按住该键，还可使秒信号清零，用于精确调时； change： 接按键，手动调整时，每按一次，计数器加1； 如果长按，则连续快速加1，用于快速调时和定时； hour,min,sec：此三信号分别输出并显示时、分、秒信号， 皆采用BCD 码计数，分别驱动6 个数码管显示时间； alert： 输出到扬声器的信号，用于产生闹铃音和报时音； 闹铃音为持续20 秒的急促的“嘀嘀嘀”音，若按住“change”键， 则可屏蔽该音；整点报时音为“嘀嘀嘀嘀—嘟”四短一长音； LD_alert： 接发光二极管，指示是否设置了闹钟功能； LD_hour： 接发光二极管，指示当前调整的是小时信号； LD_min： 接发光二极管，指示当前调整的是分钟信号
上传时间： 2017-01-02
上传用户：顶得柱
嵌入式软件构件：TMR计时器管理、CLK实时时钟、KEY键盘扫描、LED数码显示、LCD显示、COMM串口通信
上传时间： 2017-02-14
上传用户：yuchunhai1990
