专辑类-数字处理及显示技术专辑-106册-9138M 锁相环频率合成器-张厥盛-260页-10.9M.pdf
上传时间： 2013-04-24
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专辑类-数字处理及显示技术专辑-106册-9138M 锁相环电路设计和调试心得-4页-0.1M.pdf
上传时间： 2013-04-24
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专辑类-数字处理及显示技术专辑-106册-9138M 锁相环捕捉过程的定性分析-26页-0.9M-ppt.ppt
上传时间： 2013-04-24
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专辑类-数字处理及显示技术专辑-106册-9138M --锁相环技术-377页-31.8M.pdf
上传时间： 2013-07-02
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锁相环PLL原理与应用教程，讲的通俗易懂
上传时间： 2013-07-12
上传用户：lijinchuan
用一片CPLD实现数字锁相环,用VHDL或V语言
上传时间： 2013-05-27
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现场可编程门阵列(FPGA)的发展已经有二十多年，从最初的1200门发展到了目前数百万门至上千万门的单片FPGA芯片。现在，FPGA已广泛地应用于通信、消费类电子和车用电子类等领域，但国内市场基本上是国外品牌的天下。 在高密度FPGA中，芯片上时钟分布质量变的越来越重要，时钟延迟和时钟偏差已成为影响系统性能的重要因素。目前，为了消除FPGA芯片内的时钟延迟，减小时钟偏差，主要有利用延时锁相环(DLL)和锁相环(PLL)两种方法，而其各自又分为数字设计和模拟设计。虽然用模拟的方法实现的DLL所占用的芯片面积更小，输出时钟的精度更高，但从功耗、锁定时间、设计难易程度以及可复用性等多方面考虑，我们更愿意采用数字的方法来实现。 本论文是以Xilinx公司Virtex-E系列FPGA为研究基础，对全数字延时锁相环(DLL)电路进行分析研究和设计，在此基础上设计出具有自主知识产权的模块电路。 本文作者在一年多的时间里，从对电路整体功能分析、逻辑电路设计、晶体管级电路设计和仿真以及最后对设计好的电路仿真分析、电路的优化等做了大量的工作，通过比较DLL与PLL、数字DLL与模拟DLL，深入的分析了全数字DLL模块电路组成结构和工作原理，设计出了符合指标要求的全数字DLL模块电路，为开发自我知识产权的FPGA奠定了坚实的基础。 本文先简要介绍FPGA及其时钟管理技术的发展，然后深入分析对比了DLL和PLL两种时钟管理方法的优劣。接着详细论述了DLL模块及各部分电路的工作原理和电路的设计考虑，给出了全数字DLL整体架构设计。最后对DLL整体电路进行整体仿真分析，验证电路功能，得出应用参数。在设计中，用Verilog-XL对部分电路进行数字仿真，Spectre对进行部分电路的模拟仿真，而电路的整体仿真工具是HSIM。 本设计采用TSMC0.18μmCMOS工艺库建模，设计出的DLL工作频率范围从25MHz到400MHz，工作电压为1.8V，工作温度为-55℃～125℃，最大抖动时间为28ps，在输入100MHz时钟时的功耗为200MW，达到了国外同类产品的相应指标。最后完成了输出电路设计，可以实现时钟占空比调节，2倍频，以及1.5、2、2.5、3、4、5、8、16时钟分频等时钟频率合成功能。
上传时间： 2013-06-10
上传用户：yd19890720
FPGA器件在通信、消费类电子等领域应用越来越广泛，随着FPGA规模的增大、功能的加强对时钟的要求也越来越高。在FPGA中嵌入时钟发生器对解决该问题是一个不错的选择。本论文首先，描述并分析了电荷泵锁相环时钟发生器的体系结构、组成单元及各单元的非理想特性；然后讨论并分析了电荷泵锁相环的小信号特性和瞬态特性；并给出了电荷泵锁相环器件参数的计算表达式。其次，研究了环形振荡器和锁相环的相位噪声特性。由于噪声性能是时钟发生器设计中的关键指标，本工作对此进行了较为详细的分析。相位噪声和抖动是衡量时钟信号的两个主要指标。文中从理论上推导了一阶锁相环的噪声特性，并建立了由噪声分析抖动和由抖动分析噪声的解析表达式关系，并讨论了环路低噪声设计的基本原则。在前面讨论和分析的基础上，利用Hynix0.35umCMOS工艺设计了200MHz电荷泵锁相环时钟发生器，并进行了仿真。设计中环形振荡器的延迟单元采用replica偏置结构，把延迟单元输出摆幅限定在确定范围，尾电流源采用cascode结构，增强电路对电源和衬底噪声的抑制作用。通过增加限流管，改善电荷泵中的开关的非理想特性。
上传时间： 2013-04-24
上传用户：变形金刚
在过去的十几年间，FPGA取得了惊人的发展：集成度已达到1000万等效门、速度可达到400～500MHz。随着FPGA的集成度不断增大，在高密度FPGA中，芯片上时钟的分布质量就变得越来越重要。时钟延时和时钟相位偏移已成为影响系统性能的重要因素。现在，解决时钟延时问题主要使用时钟延时补偿电路。 为了消除FPGA芯片内的时钟延时，减小时钟偏差，本文设计了内置于FPGA芯片中的延迟锁相环，采用一种全数字的电路结构，将传统DLL中的用模拟方式实现的环路滤波器和压控延迟链改进为数字方式实现的时钟延迟测量电路，和延时补偿调整电路，配合特定的控制逻辑电路，完成时钟延时补偿。在输入时钟频率不变的情况下，只需一次调节过程即可完成输入输出时钟的同步，锁定时间较短，噪声不会积累，抗干扰性好。 在Smic0.18um工艺下，设计出的时钟延时补偿电路工作频率范围从25MHz到300MHz，最大抖动时间为35ps，锁定时间为13个输入时钟周期。另外，完成了时钟相移电路的设计，实现可编程相移，为用户提供与输入时钟同频的相位差为90度，180度，270度的相移时钟；时钟占空比调节电路的设计，实现可编程占空比，可以提供占空比为50/50的时钟信号；时钟分频电路的设计，实现频率分频，提供1.5，2，2.5，3，4，5，8，16分频时钟。
上传时间： 2013-07-06
上传用户：LouieWu
随着现代集成电路技术的发展，锁相环已经成为集成电路设计中非常重要的一个部分，所以对锁相环的研究具有积极的现实意义。然而传统的锁相环大多是数模混合电路，在工艺上与系统芯片中的数字电路存在兼容问题。因此设计一...
上传时间： 2013-06-09
上传用户：mosliu
