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CD4046锁相环

  • XS128之锁相环PLL

    XS128之锁相环PLL

    标签: 128 PLL XS 锁相环

    上传时间: 2013-12-20

    上传用户:ywqaxiwang

  • 锁相环(PLL)基本原理

    锁相环是一种反馈系统,其中电压控制振荡器(VCO)和相位比较器相互连接,使得振荡器可以相对于参考信号维持恒定的相位角度。锁相环可用来从固定的低频信号生成稳定的输出高频信号等。

    标签: PLL 锁相环

    上传时间: 2013-11-22

    上传用户:waixingren

  • 一种载波同步锁相环设计方案

    研究了一种利用corid 算法的矢量及旋转模式对载波同步中相位偏移进行估计并校正的方法.设计并实现了基于corid 算法的数字锁相环.通过仿真验证了设计的有效性和高效性.

    标签: 载波同步 设计方案 锁相环

    上传时间: 2013-11-21

    上传用户:吾学吾舞

  • 锁相环频率合成器-ad9850激励

    用ad9850激励的锁相环频率合成器山东省济南市M0P44 部队Q04::00R 司朝良摘要! 提出了一种ad9850和ad9850相结合的频率合成方案! 介绍了ad9850芯片ad9850的基本工作原理" 性能特点及引脚功能! 给出了以1!2345 作为参考信号源的锁相环频率合成器实例! 并对该频率合成器的硬件电路和软件编程进行了简要说明#关键词! !!" 锁相环频率合成器数据寄存器

    标签: 9850 ad 锁相环 激励

    上传时间: 2013-10-18

    上传用户:hehuaiyu

  • 锁相环寄存器

    锁相环寄存器

    标签: 锁相环 寄存器

    上传时间: 2013-11-21

    上传用户:小码农lz

  • PIC16C54C锁相环程序

      PIC16C54C为8位单片机,指令字长12位,全部指令都是单字节指令,系统为哈佛结构,数据总线和程序总线各自独立分开,数据总线宽度为8位,程序总线宽度为12位,内部程序存储器为512×12位,内部数据寄存器为32×8位。   PIC16C54C有12根双向可独立编程I/O引脚,分为PortA和PortB两个端口,其中PortA为RA0~RA3,PortB为RB0~RB7,每根I/O引脚可由程序来编程决定其输入输出方向。   PIC16C54C提供四种可选振荡方式:   - RC,低成本的阻容振荡方式   - XT,标准晶体/陶瓷振荡   - HS,高速晶体/陶瓷振荡   - LP,低功耗,低频晶体振荡 更多锁相环知识请访问 http://www.elecfans.com/zhuanti/PLL.html

    标签: PIC 16C C54 54C

    上传时间: 2013-12-23

    上传用户:dianxin61

  • 基于FPGA的数字三相锁相环的优化设计

    数字三相锁相环中含有大量乘法运算和三角函数运算,占用大量的硬件逻辑资源。为此,提出一种数字三相锁相环的优化实现方案,利用乘法模块复用和CORDIC算法实现三角函数运算,并用Verilog HDL硬件描述语言对优化前后的算法进行了编码实现。仿真和实验结果表明,优化后的数字三相锁相环大大节省了FPGA的资源,并能快速、准确地锁定相位,具有良好的性能。

    标签: FPGA 数字 三相 优化设计

    上传时间: 2013-11-15

    上传用户:yjj631

  • ADF4159--ADI锁相环原文资料

    ADI锁相环

    标签: 4159 ADF ADI 锁相环

    上传时间: 2013-10-27

    上传用户:zaizaibang

  • 基于FPGA的数字三相锁相环的优化设计

    数字三相锁相环中含有大量乘法运算和三角函数运算,占用大量的硬件逻辑资源。为此,提出一种数字三相锁相环的优化实现方案,利用乘法模块复用和CORDIC算法实现三角函数运算,并用Verilog HDL硬件描述语言对优化前后的算法进行了编码实现。仿真和实验结果表明,优化后的数字三相锁相环大大节省了FPGA的资源,并能快速、准确地锁定相位,具有良好的性能。

    标签: FPGA 数字 三相 优化设计

    上传时间: 2013-10-22

    上传用户:emhx1990

  • 一种基于TMS320F2812的软件锁相环实现方法_刘翔

    DSP 实现软件锁相环

    标签: F2812 2812 320F TMS

    上传时间: 2013-11-05

    上传用户:cazjing