摘要: 串行传输技术具有更高的传输速率和更低的设计成本, 已成为业界首选, 被广泛应用于高速通信领域。提出了一种新的高速串行传输接口的设计方案, 改进了Aurora 协议数据帧格式定义的弊端, 并采用高速串行收发器Rocket I/O, 实现数据率为2.5 Gbps的高速串行传输。关键词: 高速串行传输; Rocket I/O; Aurora 协议 为促使FPGA 芯片与串行传输技术更好地结合以满足市场需求, Xilinx 公司适时推出了内嵌高速串行收发器RocketI/O 的Virtex II Pro 系列FPGA 和可升级的小型链路层协议———Aurora 协议。Rocket I/O支持从622 Mbps 至3.125 Gbps的全双工传输速率, 还具有8 B/10 B 编解码、时钟生成及恢复等功能, 可以理想地适用于芯片之间或背板的高速串行数据传输。Aurora 协议是为专有上层协议或行业标准的上层协议提供透明接口的第一款串行互连协议, 可用于高速线性通路之间的点到点串行数据传输, 同时其可扩展的带宽, 为系统设计人员提供了所需要的灵活性[4]。但该协议帧格式的定义存在弊端,会导致系统资源的浪费。本文提出的设计方案可以改进Aurora 协议的固有缺陷,提高系统性能, 实现数据率为2.5 Gbps 的高速串行传输, 具有良好的可行性和广阔的应用前景。
上传时间： 2013-11-06
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关于3g无线网优的：WCDMA无线基本原理 课程目标： 掌握3G移动通信的基本概念 掌握3G的标准化过程 掌握WCDMA的基本网络结构以及各网元功能 掌握无线通信原理 掌握WCDMA的关键技术 参考资料： 《3G概述与概况》 《中兴通讯WCDMA基本原理》 《ZXWR RNC（V3.0）技术手册》 《ZXWR NB09技术手册》 第1章 概述 1 1.1 移动通信的发展历程 1 1.1.1 移动通信系统的发展 1 1.1.2 移动通信用户及业务的发展 1 1.2 3G移动通信的概念 2 1.3 为什么要发展第三代移动通信 2 1.4 3G的标准化过程 3 1.4.1 标准组织 3 1.4.2 3G技术标准化 3 1.4.3 第三代的核心网络 4 1.4.4 IMT-2000的频谱分配 6 1.4.5 2G向3G移动通信系统演进 7 1.4.6 WCDMA核心网络结构的演进 11 第2章 WCDMA系统介绍 13 2.1 系统概述 13 2.2 R99网元和接口概述 14 2.2.1 移动交换中心MSC 16 2.2.2 拜访位置寄存器VLR 16 2.2.3 网关GMSC 16 2.2.4 GPRS业务支持节点SGSN 16 2.2.5 网关GPRS支持节点GGSN 17 2.2.6 归属位置寄存器与鉴权中心HLR/AuC 17 2.2.7 移动设备识别寄存器EIR 17 2.3 R4网络结构概述 17 2.3.1 媒体网关MGW 19 2.3.2 传输信令网关T-SGW、漫游信令网关R-SGW 20 2.4 R5网络结构概述 20 2.4.1 媒体网关控制器MGCF 22 2.4.2 呼叫控制网关CSCF 22 2.4.3 会议电话桥分MRF 22 2.4.4 归属用户服务器HSS 22 2.5 UTRAN的一般结构 22 2.5.1 RNC子系统 23 2.5.2 Node B子系统 25 第3章 扩频通信原理 27 3.1 扩频通信简介 27 3.1.1 扩频技术简介 27 3.1.2 扩频技术的现状 27 3.2 扩频通信原理 28 3.2.1 扩频通信的定义 29 3.2.2 扩频通信的理论基础 29 3.2.3 扩频与解扩频过程 30 3.2.4 扩频增益和抗干扰容限 31 3.2.5 扩频通信的主要特点 32 第4章 无线通信基础 35 4.1 移动无线信道的特点 35 4.1.1 概述 35 4.1.2 电磁传播的分析 37 4.2 编码与交织 38 4.2.1 信道编码 39 4.2.2 交织技术 42 4.3 扩频码与扰码 44 4.4 调制 47 第5章 WCDMA关键技术 49 5.1 WCDMA系统的技术特点 49 5.2 功率控制 51 5.2.1 开环功率控制 51 5.2.2 闭环功率控制 52 5.2.3 HSDPA相关的功率控制 55 5.3 RAKE接收 57 5.4 多用户检测 60 5.5 智能天线 62 5.6 分集技术 64 第6章 WCDMA无线资源管理 67 6.1 切换 67 6.1.1 切换概述 67 6.1.2 切换算法 73 6.1.3 基于负荷控制原因触发的切换 73 6.1.4 基于覆盖原因触发的切换 74 6.1.5 基于负荷均衡原因触发的切换 77 6.1.6 基于移动台移动速度的切换 79 6.2 码资源管理 80 6.2.1 上行扰码 80 6.2.2 上行信道化码 83 6.2.3 下行扰码 84 6.2.4 下行信道化码 85 6.3 接纳控制 89 6.4 负荷控制 95 第7章 信道 97 7.1 UTRAN的信道 97 7.1.1 逻辑信道 98 7.1.2 传输信道 99 7.1.3 物理信道 101 7.1.4 信道映射 110 7.2 初始接入过程 111 7.2.1 小区搜索过程 111 7.2.2 初始接入过程 112
上传时间： 2013-11-21
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摘要: 串行传输技术具有更高的传输速率和更低的设计成本, 已成为业界首选, 被广泛应用于高速通信领域。提出了一种新的高速串行传输接口的设计方案, 改进了Aurora 协议数据帧格式定义的弊端, 并采用高速串行收发器Rocket I/O, 实现数据率为2.5 Gbps的高速串行传输。关键词: 高速串行传输; Rocket I/O; Aurora 协议 为促使FPGA 芯片与串行传输技术更好地结合以满足市场需求, Xilinx 公司适时推出了内嵌高速串行收发器RocketI/O 的Virtex II Pro 系列FPGA 和可升级的小型链路层协议———Aurora 协议。Rocket I/O支持从622 Mbps 至3.125 Gbps的全双工传输速率, 还具有8 B/10 B 编解码、时钟生成及恢复等功能, 可以理想地适用于芯片之间或背板的高速串行数据传输。Aurora 协议是为专有上层协议或行业标准的上层协议提供透明接口的第一款串行互连协议, 可用于高速线性通路之间的点到点串行数据传输, 同时其可扩展的带宽, 为系统设计人员提供了所需要的灵活性[4]。但该协议帧格式的定义存在弊端,会导致系统资源的浪费。本文提出的设计方案可以改进Aurora 协议的固有缺陷,提高系统性能, 实现数据率为2.5 Gbps 的高速串行传输, 具有良好的可行性和广阔的应用前景。
上传时间： 2013-10-13
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* 高斯列主元素消去法求解矩阵方程AX=B,其中A是N*N的矩阵,B是N*M矩阵 * 输入: n----方阵A的行数 * a----矩阵A * m----矩阵B的列数 * b----矩阵B * 输出: det----矩阵A的行列式值 * a----A消元后的上三角矩阵 * b----矩阵方程的解X
上传时间： 2015-07-26
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基于Verilog-HDL的硬件电路的实现 9.1 简单的可编程单脉冲发生器 9.1.1 由系统功能描述时序关系 9.1.2 流程图的设计 9.1.3 系统功能描述 9.1.4 逻辑框图 9.1.5 延时模块的详细描述及仿真 9.1.6 功能模块Verilog-HDL描述的模块化方法 9.1.7 输入检测模块的详细描述及仿真 9.1.8 计数模块的详细描述 9.1.9 可编程单脉冲发生器的系统仿真 9.1.10 可编程单脉冲发生器的硬件实现 9.1.11 关于电路设计中常用的几个有关名词
标签： Verilog-HDL 9.1 功能描述
上传时间： 2015-09-16
上传用户：chfanjiang
基于Verilog-HDL的硬件电路的实现 9.2 具有LCD显示单元的可编程单脉冲发生器 9.2.1 LCD显示单元的工作原理 9.2.2 显示逻辑设计的思路与流程 9.2.3 LCD显示单元的硬件实现 9.2.4 可编程单脉冲数据的BCD码化 9.2.5 task的使用方法 9.2.6 for循环语句的使用方法 9.2.7 二进制数转换BCD码的硬件实现 9.2.8 可编程单脉冲发生器与显示单元的接口 9.2.9 具有LCD显示单元的可编程单脉冲发生器的硬件实现 9.2.10 编译指令-"文件包含"处理的使用方法
标签： Verilog-HDL LCD 9.2 显示单元
上传时间： 2014-06-23
上传用户：xc216
基于Verilog-HDL的硬件电路的实现 9.3 脉冲计数与显示 9.3.1 脉冲计数器的工作原理 9.3.2 计数模块的设计与实现 9.3.3 parameter的使用方法 9.3.4 repeat循环语句的使用方法 9.3.5 系统函数$random的使用方法 9.3.6 脉冲计数器的Verilog-HDL描述 9.3.7 特定脉冲序列的发生 9.3.8 脉冲计数器的硬件实现
标签： Verilog-HDL parameter 9.3 硬件电路
上传时间： 2013-12-14
上传用户：jeffery
基于Verilog-HDL的硬件电路的实现 9.4 脉冲频率的测量与显示 9.4.1 脉冲频率的测量原理 9.4.2 频率计的工作原理 9.4.3 频率测量模块的设计与实现 9.4.4 while循环语句的使用方法 9.4.5 门控信号发生模块的设计与实现 9.4.6 频率计的Verilog-HDL描述 9.4.7 频率计的硬件实现
标签： Verilog-HDL 9.4 脉冲 频率
上传时间： 2013-12-01
上传用户：frank1234
基于Verilog-HDL的硬件电路的实现 9.6 脉冲高电平和低电平持续时间的测量与显示 9.6.1 脉冲高电平和低电平持续时间测量的工作原理 9.6.2 高低电平持续时间测量模块的设计与实现 9.6.3 改进型高低电平持续时间测量模块的设计与实现 9.6.4 begin声明语句的使用方法 9.6.5 initial语句和always语句的使用方法 9.6.6 时标信号发生模块的设计与实现 9.6.7 脉冲高低电平持续时间测量的Verilog-HDL描述 9.6.8 脉冲高低电平持续时间测量的硬件实现
标签： Verilog-HDL 低电平 9.6 时间测量
上传时间： 2013-11-30
上传用户：chenlong
通过MP（代表其中一个P口）的高4位来控制，AA`BB`-4，5，6，7脚。12细分，没行数组里面分4对，每对数第一个加到P口控制电流方向，第二个数控制通电时间。正转AA`-BB`-A`A-B`B,数组由1到12行的读取，反转B`B-A`A-BB`-AA`,数组由12到1行的读取。参数POWER表示电机启动还是不启动，DIRECT参数表示方向，SPEED表示速度等级，每项通电时间用数组中的植/SPEED。本程序没考虑要走多少步的情况，调用一次就走一步。
标签： 控制
上传时间： 2015-12-07
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